Gappedclock再生成电路及再生成方法技术

本发明专利技术公开了一种Gapped clock再生成电路及再生成方法，Gapped clock再生成电路包括：第一计数模块、控制模块、第二计数模块、第一数字滤波器以及时钟生成模块。根据本发明专利技术的Gapped clock再生成电路，通过第一计数模块对缺口时钟信号进行计数而获得表征计数周期完成的指示信号；通过控制模块接收指示信号产生控制信号；通过第二计数模块基于控制信号对时钟信号进行计数获得计数值，控制模块产生计数值与第一预设值的差值；通过第一数字滤波器对差值进行处理而获得分频信号；通过时钟生成模块基于分频信号获得时钟信号，从而能够快速收敛时钟信号的频率，得到抖动性能更低以及频率精度更高的时钟信号。精度更高的时钟信号。精度更高的时钟信号。

【技术实现步骤摘要】
Gapped clock再生成电路及再生成方法


[0001]本专利技术是关于集成电路领域，特别是关于一种Gapped clock再生成电路及再生成方法。

技术介绍

[0002]gapped clock为带周期性缺口的时钟信号，即在一定的周期之内，相比正常的时钟信号缺少了部分信号，且缺口的个数、位置都是确定的，将带缺口的非理想时钟信号重新生成为周期均匀的正常时钟信号，即是gapped clock再生技术。
[0003]现有的gapped clock再生成电路的生成环路收敛速度慢，另外，锁定后再生成得到的时钟信号的jitter(抖动)性能差。
[0004]公开于该
技术介绍
部分的信息仅仅旨在增加对本专利技术的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。

技术实现思路

[0005]本专利技术的目的在于提供一种Gapped clock再生成电路及再生成方法，其能够提高时钟信号频率的收敛速度以及锁定后的时钟信号抖动性能。
[0006]为实现上述目的，本专利技术的实施例提供了一种Gapped clock再生成电路，包括：第一计数模块、控制模块、第二计数模块、第一数字滤波器以及时钟生成模块。
[0007]第一计数模块用于对缺口时钟信号进行周期性计数，获得用于表征每次计数周期完成的指示信号；控制模块用于接收指示信号而自适应产生控制信号；第二计数模块用于基于控制信号对时钟信号进行周期性计数而获得计数值，所述控制模块接收计数值并产生计数值与第一预设值的差值；第一数字滤波器用于基于其系数对差值进行处理而获得分频信号；时钟生成模块用于基于分频信号获得时钟信号并将时钟信号反馈至第二计数模块。
[0008]在本专利技术的一个或多个实施例中，所述第一计数模块包括第一计数器、第一寄存器和同步器，所述第一计数器与第一寄存器相连，所述第一计数器与同步器相连，所述同步器与控制模块相连。
[0009]在本专利技术的一个或多个实施例中，所述第一预设值由第二寄存器配置。
[0010]在本专利技术的一个或多个实施例中，所述时钟生成模块包括相连的压控振荡器和数字控制振荡器，所述第一数字滤波器数与数字控制振荡器相连，所述数字控制振荡器与第二计数模块相连。
[0011]在本专利技术的一个或多个实施例中，所述再生成电路还包括锁相环，所述锁相环与第一数字滤波器、时钟生成模块和第二计数模块相连，所述时钟生成模块基于锁相环的输出信号产生中间时钟信号，所述锁相环用于基于分频信号对中间时钟信号进行分频而产生时钟信号。
[0012]在本专利技术的一个或多个实施例中，所述锁相环包括第一时间数字转换器、鉴频鉴相器、第二数字滤波器、分频器和第二时间数字转换器，所述第一时间数字转换器用于接收
参考时钟信号并同时与鉴频鉴相器相连，所述鉴频鉴相器与第二数字滤波器相连，所述第二数字滤波器与时钟生成模块相连，所述时钟生成模块与分频器相连，所述分频器与第二时间数字转换器和第二计数模块以及第一数字滤波器相连，所述第二时间数字转换器与鉴频鉴相器相连。
[0013]本专利技术还公开了一种Gapped clock再生成方法，包括：
[0014]通过第一计数模块对缺口时钟信号进行周期性计数，获得用于表征每次计数周期完成的指示信号；
[0015]通过控制模块接收指示信号而自适应产生控制信号；
[0016]通过第二计数模块基于控制信号对时钟信号进行周期性计数而获得计数值；
[0017]通过控制模块接收计数值并产生计数值与第一预设值的差值；
[0018]通过第一数字滤波器基于其系数对差值进行处理而获得分频信号；
[0019]通过时钟生成模块基于分频信号获得时钟信号并将时钟信号反馈至第二计数模块。
[0020]在本专利技术的一个或多个实施例中，Gapped clock再生成方法还包括：
[0021]根据每次产生的差值的符号对第一数字滤波器的系数进行调整。
[0022]在本专利技术的一个或多个实施例中，Gapped clock再生成方法还包括：
[0023]根据每次产生的差值的符号对差值的绝对值进行调整。
[0024]在本专利技术的一个或多个实施例中，Gapped clock再生成方法还包括：
[0025]根据每次产生的差值的符号对分频信号进行调整。
[0026]在本专利技术的一个或多个实施例中，Gapped clock再生成方法还包括：
[0027]设定一第二预设值；
[0028]根据每次产生的差值的符号，基于第二预设值对第一数字滤波器的输出信号进行调整而获得分频信号。
[0029]与现有技术相比，根据本专利技术实施例的Gapped clock再生成电路及再生成方法，通过第一计数模块用于对缺口时钟信号进行周期性计数而获得用于表征每次计数周期完成的指示信号；通过控制模块接收指示信号而自适应产生控制信号；通过第二计数模块基于控制信号对时钟信号进行周期性计数而获得计数值，控制模块接收计数值并产生计数值与第一预设值的差值；通过第一数字滤波器基于其系数对差值进行处理而获得分频信号；通过时钟生成模块基于分频信号获得时钟信号并将时钟信号反馈至第二计数模块，从而能够快速收敛时钟信号的频率，并在锁定时钟信号后得到抖动性能更低以及频率精度更高的时钟信号。
附图说明
[0030]图1是根据本专利技术实施例一的Gapped clock再生成电路的电路原理图。
[0031]图2是根据本专利技术实施例一的Gapped clock再生成方法的流程图。
[0032]图3是根据本专利技术实施例二的Gapped clock再生成电路的电路原理图。
具体实施方式
[0033]下面结合附图，对本专利技术的具体实施例进行详细描述，但应当理解本专利技术的保护
范围并不受具体实施例的限制。
[0034]除非另有其它明确表示，否则在整个说明书和权利要求书中，术语“包括”或其变换如“包含”或“包括有”等等将被理解为包括所陈述的元件或组成部分，而并未排除其它元件或其它组成部分。
[0035]说明书中的“耦接”或“连接”或“相连”既包含直接连接，也包含间接连接。间接连接为通过中间媒介进行的连接，如通过电传导媒介进行的连接，其可具有寄生电感或寄生电容；间接连接还可包括在实现相同或相似功能目的的基础上通过其他有源器件或无源器件的连接，如通过开关、跟随电路等电路或部件的连接。另外，在本专利技术中，例如“第一”、“第二”之类的词语主要用于区分一个技术特征与另一个技术特征，而并不一定要求或暗示这些技术特征之间存在某种实际的关系、数量或者顺序。
[0036]如图1所示，一种Gapped clock再生成电路，包括：第一计数模块10、控制模块20、第二计数模块CNT2、第一数字滤波器DLPF1和时钟生成模块40。
[0037]其中，第一计数模块10用于对缺口时钟信号Gapped clock进行周期性计数，获得用于表征每次计数周期完本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种Gapped clock再生成电路，其特征在于，包括：第一计数模块，用于对缺口时钟信号进行周期性计数，获得用于表征每次计数周期完成的指示信号；控制模块，用于接收指示信号而自适应产生控制信号；第二计数模块，用于基于控制信号对时钟信号进行周期性计数而获得计数值，所述控制模块接收计数值并产生计数值与第一预设值的差值；第一数字滤波器，用于基于其系数对差值进行处理而获得分频信号；以及时钟生成模块，用于基于分频信号获得时钟信号并将时钟信号反馈至第二计数模块。2.如权利要求1所述的Gapped clock再生成电路，其特征在于，所述第一计数模块包括第一计数器、第一寄存器和同步器，所述第一计数器与第一寄存器相连，所述第一计数器与同步器相连，所述同步器与控制模块相连。3.如权利要求1所述的Gapped clock再生成电路，其特征在于，所述第一预设值由第二寄存器配置。4.如权利要求1所述的Gapped clock再生成电路，其特征在于，所述时钟生成模块包括相连的压控振荡器和数字控制振荡器，所述第一数字滤波器数与数字控制振荡器相连，所述数字控制振荡器与第二计数模块相连。5.如权利要求1所述的Gapped clock再生成电路，其特征在于，所述再生成电路还包括锁相环，所述锁相环与第一数字滤波器、时钟生成模块和第二计数模块相连，所述时钟生成模块基于锁相环的输出信号产生中间时钟信号，所述锁相环用于基于分频信号对中间时钟信号进行分频而产生时钟信号。6.如权利要求5所述的Gapped clock再生成电路，其特征在于，所述锁相环包括第一时间数字转换器、鉴...

【专利技术属性】
技术研发人员：卢建政，宋红东，赵迎春，赵一鸣，张林，
申请(专利权)人：思瑞浦微电子科技苏州股份有限公司，
类型：发明
国别省市：