低时钟功率数据门控触发器制造技术

提供了一种低时钟功率数据门控触发器。数据门控触发器包括异或部件，其包括第一异或输入、第二异或输入和第一异或输出。第一异或输入被配置用于接收输入至数据门控触发器的数据。数据门控触发器包括第一锁存器，其包括第一锁存器数据输入和第一锁存器复位输入，第一异或输出耦合至第一锁存器数据输入和第一锁存器复位输入。数据门控触发器包括具有数据输出的第二锁存器，数据输出耦合至第二异或输入。

Low Clock Power Data Gated Trigger

A low clock power data gated flip-flop is provided. The data gated flip-flop includes XOR components, including the first XOR input, the second XOR input and the first XOR output. The first XOR input is configured to receive data input to a data gated trigger. The data gated flip-flop includes a first latch data input and a first latch reset input. The first XOR output is coupled to the first latch data input and the first latch reset input. The data gated flip-flop includes a second latch with data output coupled to a second XOR input.

【技术实现步骤摘要】
【国外来华专利技术】低时钟功率数据门控触发器相关申请的交叉引用本申请要求享有2016年6月2日提交的主题为“LOWCLOCKPOWERDATA-GATEDFLIP-FLOP”的、美国专利申请号为15/171,487的权益，该申请在此通过引用全文并入本文。
本公开总体涉及时钟门控单元，并更具体地涉及可以具有低面积、低功率、低建立时间、或这些项的一些组合的时钟门控单元。
技术介绍
时钟门控单元是门控时钟以便于减小在接收时钟的部件中动态功率耗散的单元。通过门控时钟，可以对于接收时钟的部件导通并关断时钟。对于接收时钟但是在集成电路(IC)中被利用的部件，可以使用一个或多个时钟门控单元以切断时钟以便于避免在IC中接收时钟的不利用部件内切换状态和消耗电能。可以在IC内使用许多时钟门控单元。具有低面积和/或低功率的时钟门控单元可以是有利的，这是因为由时钟门控单元所使用的面积和/或由时钟门控单元所使用的功率可以是有限的资源。对于由时钟门控单元门控的触发器的一些示例低建立(setup)时间可以是有利的，这是因为高建立时间可以在一些情形中负面地影响功能。
技术实现思路
以下展示一个或多个方面的简化概要以便于提供这些方面的基本理解。该概要并非是所有预想的方面的广泛概述，并且并非意在标识所有方面的关键或决定性要素也并非描绘任意或所有方面的范围。其单纯目的在于以简化形式展示一个或多个方面的一些概念作为对于稍后所展示的更详细说明的前奏。在本公开的一个方面中，提供了一种方法和设备。该设备可以是数据门控的触发器。数据门控触发器包括异或(exclusiveOR)部件。异或部件包括第一异或输入，第二异或输入，和第一异或输出。第一异或输入被配置为接收被输入至数据门控触发器的数据。数据门控触发器包括第一锁存器。第一锁存器包括第一锁存器数据输入和第一锁存器复位输入。第一异或输出耦合至第一锁存器数据输入和第一锁存器复位输入。数据门控触发器包括第二锁存器。第二锁存器具有数据输出。数据输出耦合至第二异或输入。在本公开的另一方面中，提供了一种方法和设备。设备可以是数据门控触发器。数据门控触发器包括时钟门控电路(CGC)。时钟门控电路产生时钟门控信号(pn1)。时钟门控信号具有等于下式的逻辑值：数据门控触发器包括输出锁存器。由时钟门控信号门控去往输出锁存器的时钟。为了完成前述和相关目标，一个或多个方面包括下文中详尽描述并在权利要求中特别指出的特征。以下说明书和附图详细阐述了一个或多个方面的某些说明性特征。这些特征指示了其中可以利用各个方面原理的各个方式，然而仅是其中几个方式，并且该说明书意在包括所有这些方面和它们的等价形式。附图说明图1是示出了一个示例性触发器的图。图2是对于图1的示例性触发器的时序图。图3是示出了一个示例性触发器的图。图4是示出了根据在此所述系统和方法的一个示例性触发器的图。图5是对于图4的示例性触发器的时序图。图6是示出了根据在此所述系统和方法的另一示例性触发器的图。图7是示出了根据在此所述系统和方法的另一示例性触发器的图。图8是示出了根据在此所述系统和方法的另一示例性触发器的图。图9是示出了根据在此所述系统和方法的另一示例性触发器的图。图10是时钟门控单元的示例性方法的流程图。具体实施方式以下结合附图阐述的详细说明书意在作为各种配置的说明并且并非意在仅展现其中可以实践在此所述概念的配置。详细说明书为了提供各个概念的全面理解的目的而包括具体细节。然而，对于本领域技术人员明显的是，可以不采用这些具体细节而实践这些概念。在一些情形中，以方框图形式示出广泛已知的结构和部件以便于避免模糊这些概念。将由各个方框、模块、部件、电路、步骤、进程、算法、元件等在以下详细说明书中描述并可以在附图中示出设备和方法。图1是示出了示例性触发器102的图100。示例性触发器102包括数据输入(D)104、数据输出(Q)106以及时钟输入(clk)108。在一个特别示例中，由触发器所使用的动态功率可以是在D输入104处的0.8飞焦(fJ)、在Q输出106处的1.1fJ、以及在时钟输入108处的1.6fJ。如图1中所示，在触发器102的许多实施方式中，时钟输入108可以一般使用比其他输入(例如D输入104和Q输出106)更多的功率。额外地，时钟输入108可以使用比其他输入更多的功率，这是因为在时钟输入108处的输入信号，例如时钟信号，可以一般比诸如D输入104和Q输出106之类的其他信号更频繁切换。(时钟输入108可以使用更高时间百分比的动态功率)。因此，将时钟输入108上的切换限定至当需要时钟信号时的时刻可以有利的，也即当D输入104上数据不同于Q输出106上数据时。当数据相同时，没有新数据时钟输入。更具体地，在一些示例中，触发器的动态功率可以一般包括三个主要分量，(1)当触发器102时钟clk保持低且输出并未切换时的D输入104功率，(2)当触发器102的Q输出106并未切换时时钟输入108的触发功率，以及(3)触发器102的Q输出106的切换功率。功率可以耗散在触发器102中，与图1中未示出的其他电路或输入相关，或者其他条件，然而，动态功率的三个主要分量可以在一些示例中一般超过动态功率的其他分量。图1的触发器102示出了例如高使用率触发器的每个周期所使用的典型切换功率(单位为fJ每周期)。在芯片上系统(SoC)中确切数目的触发器(例如，或寄存器)可以一般具有低数据活跃率。换言之，SoC中的许多触发器可以不经常切换。举两个示例而言，可以一般具有低数据活跃率的触发器的示例包括但不限于在低功率音频处理单元中的流水线寄存器，以及用于程序计数器(PC)寄存器的最高有效位(MSB)的触发器。如在此所述，在SoC中，确切数目的寄存器可以具有低数据活跃，例如，流水线寄存器或用于PC寄存器的MSB的触发器。一个示例性SoC可以具有千万位的触发器。假设触发器的2％(0.2M)具有低数据活跃率，例如0.1，对于0.1的低数据活跃率，仅10％的时钟周期将在去往触发器的输入处具有新数据。进一步假设，在示例中触发器工作在500MHz下具有0.8的时钟门控比(也即80％的时钟周期被门控)。相应地，用于触发器的时钟仅对于20％的时钟周期是有效的(1.0-0.8＝0.2＝20％)。然而，在一个示例中，进一步假设仅10％的时钟周期在触发器的输入处具有新数据。因此，至少10％的时钟周期不处理任何新数据(20％活跃时钟，10％活跃数据，10％不需要的时钟周期—50％的活跃时钟周期)。假设门控时钟功率是活跃时钟功率的1/3，从对于该组块将这些触发器转换为数据门控触发器所节省的时钟功率可以如下：功率节省＝0.2M*10％*500M*2/3*1.6fJ＝10.7mW。图2是示出了对于图1的示例性触发器102的示例性时序的时序图200。时序图200示出了当D输入104可以有效时的时段202。额外地，时序图200示出了当时钟输入108可以有效时的时段204。最后，时序图200也示出了当Q输出106可以有效时的时段206。总体而言，在时刻t0处，在D输入104上没有出现活动。在一些示例中，D输入可以在t1之前处于未知状态。D输入104是静默的，但是可以一般为低或高。在其他示例中，D输入104可以在高或低状态无效，这取本文档来自技高网...

【技术保护点】
1.一种数据门控触发器，包括：异或部件，包括第一异或输入、第二异或输入和第一异或输出，所述第一异或输入被配置用于接收被输入至所述数据门控触发器的数据；第一锁存器，包括第一锁存器输出、第一锁存器数据输入和第一锁存器复位输入，所述第一异或输出耦合至所述第一锁存器数据输入和所述第一锁存器复位输入；以及第二锁存器，具有数据输出，所述数据输出耦合至所述第二异或输入。

【技术特征摘要】
【国外来华专利技术】2016.06.02 US 15/171,4871.一种数据门控触发器，包括：异或部件，包括第一异或输入、第二异或输入和第一异或输出，所述第一异或输入被配置用于接收被输入至所述数据门控触发器的数据；第一锁存器，包括第一锁存器输出、第一锁存器数据输入和第一锁存器复位输入，所述第一异或输出耦合至所述第一锁存器数据输入和所述第一锁存器复位输入；以及第二锁存器，具有数据输出，所述数据输出耦合至所述第二异或输入。2.根据权利要求1所述的数据门控触发器，进一步包括与门，所述与门包括第一与门输入、第二与门输入和与门输出，所述第一锁存器输出耦合至所述第一与门输入，所述第二与门输入耦合至时钟信号，其中所述第二锁存器进一步包括第二锁存器数据输入和第二锁存器时钟信号输入，所述第二锁存器数据输入耦合至所述数据输入信号，所述与门输出耦合至所述第二锁存器时钟信号输入。3.根据权利要求1所述的数据门控触发器，其中，使用一系列逻辑门实施所述异或部件与所述第一锁存器的组合，以基于所述数据输入(D)、并且使用时钟信号(clk)产生所述第一锁存器输出(pn1)，所述一系列逻辑门实施逻辑上等效于下式的功能：4.根据权利要求3所述的数据门控触发器，其中，在所述一系列逻辑门内，当被输入至所述数据门控触发器的所述数据等于在所述第二锁存器的所述数据输出处的输出信号时，所述时钟信号仅在四个器件上翻转。5.根据权利要求4所述的数据门控触发器，其中，所述时钟信号在所述一系列逻辑门内在不同逻辑电平处驱动一系列晶体管。6.根据权利要求3所述的数据门控触发器，其中，在所述一系列逻辑门内，当被输入至所述数据门控触发器的数据等于在所述第二锁存器的所述数据输出处的输出信号时，所述时钟信号仅在五个器件上翻转。7.根据权利要求6所述的数据门控触发器，其中，所述时钟信号在所述一系列逻辑门内在相同逻辑电平处驱动一系列晶体管。8.根据权利要求1所述的数据门控触发器，其中，所述第一锁存器包括D锁存器。9.根据权利要求1所述的数据门控触发器，其中，所述第二锁存器包括D锁存器。10.一种数据门控触发器，包括：时钟门控电路，所述时钟门控电路基于数据输入(D)、并且使用时钟信号(clk)产生时钟门控信号(pn1)，所述时钟门控信号具有逻辑上等效于下式的逻辑值：以及输出锁存器，去往所述输出锁存器的时钟由所述时钟门控信号进行门控。11.根据权利要求10所述的数据门控触发器，其中，在形成所述触发器的一系列逻辑门内，当被输入至所述触发器的数据等于所述数据门控触发器的数据输出时，所述时钟信号仅在四个器件上翻转。12.根据权利要求11所述的数据门控触发器，其中，所述时钟信号在所述一系列逻辑门内在不同逻辑电平处驱动一系列晶体管。13.根据权利要求10所述的数据门控触发器，其中，在形成所述数据门控触发器的一系列逻辑门内，当被输入至所述触发器的数据等于在所述数据门控触发器的数据输出处的输出信号时，所述时钟信号仅在五个器件上翻转。14.根据权利要求13所述的数据门控触发器，其中，所述时钟信号在所述一系列逻辑门内在相同逻辑电平处驱动一系列晶体管。15.根据权利要求10所述的数据门控触发器，其中，所述时钟门控电路进一步包括输入锁存器...

【专利技术属性】
技术研发人员：叶棋，A·达塔，庞博，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国,US