垂直式瞬时电压抑制装置制造方法及图纸

本发明专利技术公开了一种垂直式瞬时电压抑制装置，包含属于第一导电型的一半导体基板、属于第二导电型的一第一掺杂井区、属于第一导电型的一第一重掺杂区、属于第一导电型的一第二重掺杂区与一二极管。第一掺杂井区设于半导体基板中，并与半导体基板的底部相隔，第一掺杂井区浮接。第一重掺杂区设于第一掺杂井区中，第二重掺杂区设于半导体基板中。二极管设于半导体基板中，并经由一导电线电性连接第二重掺杂区。

【技术实现步骤摘要】
垂直式瞬时电压抑制装置
本专利技术涉及一种抑制装置，且特别关于一种垂直式瞬时电压抑制装置。
技术介绍
受到静电放电(ESD)的冲击而损伤，再加上一些电子产品，如笔记本电脑或手机亦作的比以前更加轻薄短小，对ESD冲击的承受能力更为降低。对于这些电子产品，若没有利用适当的ESD保护装置来进行保护，则电子产品很容易受到ESD的冲击，从而造成电子产品发生系统重新启动，甚至硬件受到伤害而无法复原的问题。目前，所有的电子产品都被要求能通过IEC61000-4-2标准的ESD测试需求。对于电子产品的ESD问题，使用瞬时电压抑制器(TVS)是较为有效的解决方法，让ESD能量快速通过TVS予以释放，避免电子产品受到ESD的冲击而造成伤害。TVS的工作原理如图1所示，在印刷电路板(PCB)上，瞬时电压抑制器10并联欲保护装置12，当ESD情况发生时，瞬时电压抑制器10瞬间被触发，同时，瞬时电压抑制器10亦可提供一低电阻路径，以供瞬时的ESD电流进行放电，让ESD瞬时电流的能量通过瞬时电压抑制器10得以释放。在美国专利公告号8552530中，其公开了一垂直式瞬时电压抑制器。此垂直式瞬时电压抑制器包含一N型重掺杂基板、一P型轻掺杂区、一N型重掺杂深井区、一P型重掺杂区、一第一N型重掺杂区与一第二N型重掺杂区，如图3a所示。P型轻掺杂区与N型重掺杂深井区形成于N型重掺杂基板上。P型重掺杂区、第一N型重掺杂区与第二N型重掺杂区形成在P型轻掺杂区中。第二N型重掺杂区电性连接第一接脚。第一接脚电性连接一端路端进而被保护。N型重掺杂基板电性连接第二接脚。第二接脚电性连接一接地端。N型重掺杂深井区电性连接P型重掺杂区与第一N型重掺杂区。换言的，P型轻掺杂区是接地的。第二N型重掺杂区、P型轻掺杂区与N型重掺杂基板形成一NPN双载子接面晶体管。因为此NPN双载子接面晶体管的基极接地而限制了NPN双载子接面晶体管的增益，且P型重掺杂区与第二N型重掺杂区形成一齐纳二极管，故垂直式瞬时电压抑制器的箝位电压与静电放电性能分别较高并较差。因此，本专利技术针对上述困扰，提出一种垂直式瞬时电压抑制装置。
技术实现思路
本专利技术的主要目的，在于提供一种垂直式瞬时电压抑制装置，其浮接一垂直式双载子接面晶体管的基极，以维持低握持(holding)电压与低箝位电压，并提升静电放电性能。为达上述目的，本专利技术提供一种垂直式瞬时电压抑制装置，其包含属于第一导电型的一半导体基板、属于第二导电型的一第一掺杂井区、属于第一导电型的一第一重掺杂区、属于第一导电型的一第二重掺杂区与一二极管。第一掺杂井区设于半导体基板中，并与半导体基板的底部相隔，第一掺杂井区浮接。第一重掺杂区设于第一掺杂井区中，第二重掺杂区设于半导体基板中。二极管设于半导体基板中，并经由一导电线电性连接第二重掺杂区。在本专利技术的一实施例中，二极管更包含属于第二导电型的一第二掺杂井区、属于第二导电型的一第三重掺杂区与属于第一导电型的一第四重掺杂区。第二掺杂井区设于半导体基板中，第三重掺杂区设于第二掺杂井区中，第三重掺杂区经由导电线电性连接第二重掺杂区，第四重掺杂区设于第二掺杂井区中。在本专利技术的一实施例中，二极管更包含属于第二导电型的一第二掺杂井区、属于第二导电型的一第三重掺杂区与属于第一导电型的一第四重掺杂区。第二掺杂井区设于半导体基板中，第三重掺杂区设于第二掺杂井区中，第四重掺杂区设于第二掺杂井区中，第四重掺杂区经由导电线电性连接第二重掺杂区。在本专利技术的一实施例中，垂直式瞬时电压抑制装置更包含一重掺杂井区，其属于第一导电性，重掺杂井区设于半导体基板中，第二重掺杂区设于重掺杂井区中。本专利技术亦提供一种垂直式瞬时电压抑制装置，其包含属于第一导电型的一半导体基板、一磊晶层、属于第二导电型的一第一掺杂井区、属于第一导电型的一第一重掺杂区、属于第一导电型的一第二重掺杂区与一二极管。磊晶层设于半导体基板上，第一掺杂井区设于磊晶层中，第一掺杂井区浮接。第一重掺杂区设于第一掺杂井区中，第二重掺杂区设于磊晶层中。二极管设于磊晶层中，并经由一导电线电性连接第二重掺杂区。在本专利技术的一实施例中，二极管更包含属于第二导电型的一第二掺杂井区、属于第二导电型的一第三重掺杂区与属于第一导电型的一第四重掺杂区。第二掺杂井区设于磊晶层中，第三重掺杂区设于第二掺杂井区中，第三重掺杂区经由导电线电性连接第二重掺杂区，第四重掺杂区设于第二掺杂井区中。在本专利技术的一实施例中，二极管更包含属于第二导电型的一第二掺杂井区、属于第二导电型的一第三重掺杂区与属于第一导电型的一第四重掺杂区。第二掺杂井区设于磊晶层中，第三重掺杂区设于第二掺杂井区中，第四重掺杂区设于第二掺杂井区中，第四重掺杂区经由导电线电性连接第二重掺杂区。在本专利技术的一实施例中，垂直式瞬时电压抑制装置更包含一重掺杂井区，其属于第一导电性，重掺杂井区设于磊晶层中，以接触半导体基板，第二重掺杂区设于重掺杂井区中。附图说明图1为现有技术的与欲保护装置连接的瞬时电压抑制器的电路方块图。图2为本专利技术的垂直式瞬时电压抑制装置的第一实施例的结构剖视图。图3为本专利技术的图2的等效电路图。图4为本专利技术的图2的另一等效电路图。图5为本专利技术的垂直式瞬时电压抑制装置的第二实施例的结构剖视图。图6为本专利技术的垂直式瞬时电压抑制装置的第三实施例的结构剖视图。图7为本专利技术的图6的等效电路图。图8为本专利技术的图6的另一等效电路图。图9为本专利技术的垂直式瞬时电压抑制装置的第四实施例的结构剖视图。图10为本专利技术的垂直式瞬时电压抑制装置的第五实施例的结构剖视图。图11为本专利技术的垂直式瞬时电压抑制装置的第六实施例的结构剖视图。图12为本专利技术的垂直式瞬时电压抑制装置的第七实施例的结构剖视图。图13为本专利技术的垂直式瞬时电压抑制装置的第八实施例的结构剖视图。附图标记说明：10-瞬时电压抑制器；12-欲保护装置；14-半导体基板；16-第一掺杂井区；18-第一重掺杂区；20-第二重掺杂区；22-二极管；24-导电线；26-第二掺杂井区；28-第三重掺杂区；30-第四重掺杂区；32-NPN双载子接面晶体管；34-PNP双载子接面晶体管；36-重掺杂井区；38-NPN双载子接面晶体管；40-PNP双载子接面晶体管；42-磊晶层。具体实施方式本专利技术的实施例将藉由下文配合相关图式进一步加以解说。尽可能的，于图式与说明书中，相同标号代表相同或相似构件。于图式中，基于简化与方便标示，形状与厚度可能经过夸大表示。可以理解的是，未特别显示于图式中或描述于说明书中的组件，为所属
中具有通常技术者所知的形态。本领域的通常技术者可依据本专利技术的内容而进行多种的改变与修改。以下请参阅图2。以下介绍本专利技术的垂直式瞬时电压抑制装置的第一实施例，其包含属于第一导电型的一半导体基板14、属于第二导电型的一第一掺杂井区16、属于第一导电型的一第一重掺杂区18、属于第一导电型的一第二重掺杂区20与一二极管22。第一掺杂井区16设于半导体基板14中，并与半导体基板14的底部相隔，第一掺杂井区16浮接。第一重掺杂区18设于第一掺杂井区16中，第二重掺杂区20设于半导体基板14中。二极管22设于半导体基板14中，并经由一导电线24电性连接第二重掺杂区20。二极管22更包含属于第二导电型的一第二掺杂本文档来自技高网...

【技术保护点】
1.一种垂直式瞬时电压抑制装置，其特征在于，包含：一半导体基板，属于第一导电型；一第一掺杂井区，其属于第二导电型，该第一掺杂井区设于该半导体基板中，并与该半导体基板的底部相隔，该第一掺杂井区浮接；一第一重掺杂区，属于该第一导电型，该第一重掺杂区设于该第一掺杂井区中；一第二重掺杂区，属于该第一导电型，该第二重掺杂区设于该半导体基板中；以及一二极管，设于该半导体基板中，并经由一导电线电性连接该第二重掺杂区。

【技术特征摘要】
2018.07.24 US 16/043,6471.一种垂直式瞬时电压抑制装置，其特征在于，包含：一半导体基板，属于第一导电型；一第一掺杂井区，其属于第二导电型，该第一掺杂井区设于该半导体基板中，并与该半导体基板的底部相隔，该第一掺杂井区浮接；一第一重掺杂区，属于该第一导电型，该第一重掺杂区设于该第一掺杂井区中；一第二重掺杂区，属于该第一导电型，该第二重掺杂区设于该半导体基板中；以及一二极管，设于该半导体基板中，并经由一导电线电性连接该第二重掺杂区。2.如权利要求1所述的垂直式瞬时电压抑制装置，其特征在于，该第一导电型为P型，该第二导电型为N型。3.如权利要求1所述的垂直式瞬时电压抑制装置，其特征在于，该第一导电型为N型，该第二导电型为P型。4.如权利要求1所述的垂直式瞬时电压抑制装置，其特征在于，该二极管更包含：一第二掺杂井区，属于该第二导电型，该第二掺杂井区设于该半导体基板中；一第三重掺杂区，属于该第二导电型，该第三重掺杂区设于该第二掺杂井区中，该第三重掺杂区经由该导电线电性连接该第二重掺杂区；以及一第四重掺杂区，属于该第一导电型，该第四重掺杂区设于该第二掺杂井区中。5.如权利要求4所述的垂直式瞬时电压抑制装置，其特征在于，该第一重掺杂区与该第四重掺杂区电性连接第一接脚，该半导体基板电性连接第二接脚。6.如权利要求1所述的垂直式瞬时电压抑制装置，其特征在于，该二极管更包含：一第二掺杂井区，属于该第二导电型，该第二掺杂井区设于该半导体基板中；一第三重掺杂区，属于该第二导电型，该第三重掺杂区设于该第二掺杂井区中；以及一第四重掺杂区，属于该第一导电型，该第四重掺杂区设于该第二掺杂井区中，该第四重掺杂区经由该导电线电性连接该第二重掺杂区。7.如权利要求6所述的垂直式瞬时电压抑制装置，其特征在于，该半导体基板电性连接第一接脚，该第一重掺杂区与该第三重掺杂区电性连接第二接脚。8.如权利要求1所述的垂直式瞬时电压抑制装置，其特征在于，更包含一重掺杂井区，其属于该第一导电性，该重掺杂井区设于该半导体基...

【专利技术属性】
技术研发人员：林昆贤，陈致维，范美莲，
申请(专利权)人：晶焱科技股份有限公司，
类型：发明
国别省市：中国台湾,71