在合并N阱块中使用分离N阱单元的方法和装置以及对应的器件制造方法及图纸

在本公开的一个方面，提供了一种用于减少由在合并n阱电路块(700)中使用分离n阱单元(704)而引起的路由拥塞的MOS器件。MOS器件包括在第一方向上彼此相邻的第一组单元(702)。MOS器件包括在第一方向上彼此相邻并且在第二方向上与第一组单元相邻的第二组单元(704)。第二组单元每个包括彼此分离的第一n阱(712)、第二n阱(714)和第三n阱(716)。MOS器件包括在第二组单元(704)中在第一方向上延伸的互连件(720)。互连件(720)向第二组单元(704)中的每个单元的第一n阱(712)提供电压源。

Methods and devices for separating N-well units and corresponding devices in combined N-well blocks

In one aspect of the disclosure, a MOS device is provided for reducing routing congestion caused by the use of a separate n-well unit (704) in a combined n-well circuit block (700). MOS devices include the first group of units (702) adjacent to each other in the first direction. MOS devices include a second group of units (704) that are adjacent to each other in the first direction and to the first unit in the second direction. Each unit in the second group includes the first N well (712), the second N well (714) and the third N well (716) separated from each other. MOS devices include interconnects (720) extending in the first direction in a second set of units (704). The interconnect (720) provides a voltage source to the first N well (712) of each unit in the second group of units (704).

【技术实现步骤摘要】
【国外来华专利技术】在合并N阱块中使用分离N阱单元的方法和装置以及对应的器件相关申请的交叉引用本申请要求于2016年6月6日提交的题为“在合并N阱块中使用分离N阱单元的方法和装置(METHODSANDAPPARATUSFORUSINGSPLITN-WELLCELLSINAMERGEDN-WELLBLOCK)”的美国专利申请No.15/174,684的权益，该专利申请通过整体引用明确地并入本文。
本公开总体上涉及半导体设计，并且更具体地涉及电路和布局构造。
技术介绍
集成电路(IC)器件可以包含处理多个电压电平的功能电路。这种器件通常称为多电压电平器件，并且这种功能电路可以称为多电压电路。多电压电路可以包括但不限于常通(AON)缓冲器/反相器、隔离单元、开关、电平移位器、保持寄存器等。因为多电压电路处理多个电压电平，所以多电压电路中的一些单元可以具有分离n型阱(n阱)和用于提供多个电压电平的多个路线。合并n阱是连续的n阱，其由一个或多个单元的若干晶体管共享。在电路块中的合并n阱的使用可以提供显著的面积节省机会，并且因此可以在高级电路的设计中是流行的。然而，IC还可以包含具有分离n阱单元的多电压电路。可能期望以不会导致面积开销或路由拥塞、从而使得设计可制造的方式在合并n阱电路块中利用分离n阱单元的架构的改进。
技术实现思路
以下呈现一个或多个方面的简要概述以便提供对这些方面的基本理解。该概述不是对所有预期方面的广泛概述，并且既不旨在标识所有方面的关键或重要要素，也不旨在描绘任何或所有方面的范围。其唯一目的是以简化的形式呈现一个或多个方面的一些概念，作为稍后呈现的更详细描述的序言。合并n阱电路块可以包含大量分离n阱单元。每个分离n阱单元可能需要被路由到AON电压源，从而导致路由拥塞，甚至使得合并n阱电路块的设计难以或不可能制造。在本公开的一个方面，提供了一种金属氧化物半导体(MOS)器件。MOS器件可以包括在第一方向上彼此相邻的第一组单元。第一组单元中的每个单元可以包括耦合到第一电压源的n阱。MOS器件可以包括在第一方向上彼此相邻并且在与第一方向正交的第二方向上与第一组单元相邻的第二组单元。第二组单元每个可以包括彼此分离的第一n阱、第二n阱和第三n阱。每个第一n阱可以与第一组单元中的相邻单元的n阱连续。第二n阱可以在第一n阱与第三n阱之间。第一n阱和第三n阱可以耦合到第一电压源。第二n阱可以耦合到不同于第一电压源的第二电压源。MOS器件可以包括在第二组单元中在第一方向上延伸的互连件。互连件可以向第二组单元中的每个单元的第一n阱提供第一电压源。在本公开的另一方面，提供了一种用于操作MOS器件的方法和装置。该装置可以向在第一方向上彼此相邻的第一组单元提供第一电压。第一组单元中的每个单元可以包括被提供有第一电压的n阱。该装置可以向在第一方向上彼此相邻并且在与第一方向正交的第二方向上与第一组单元相邻的第二组单元提供第一电压和不同于第一电压的第二电压。第二组单元每个可以包括彼此分离的第一n阱、第二n阱和第三n阱。每个第一n阱可以与第一组单元中的相邻单元的n阱连续。第二n阱可以在第一n阱与第三n阱之间。可以为第一n阱和第三n阱提供第一电压。可以为第二n阱提供第二电压。该装置可以在第二组单元中的在第一方向上延伸的互连件中传播第一电压。互连件可以向第二组单元中的每个单元的第一n阱提供第一电压。为了实现前述和相关目的，一个或多个方面包括在下文中充分描述并且在权利要求中特别指出的特征。以下描述和附图详细阐述了一个或多个方面的某些说明性特征。然而，这些特征仅指示可以采用各个方面的原理的各种方式中的一些方式，并且该描述旨在包括所有这些方面及其等同物。附图说明图1是示出根据本公开的各个方面的示例半导体裸片的图。图2A是示出双高度分离n阱单元的布局视图的图。图2B是示出双高度合并n阱单元和单高度合并n阱单元的布局视图的图。图3是示出在合并n阱电路块中使用分离n阱单元的示例的逻辑视图的图。图4是示出在合并n阱电路块中混合分离n阱单元的实现示例的图。图5是示出分离n阱单元的布局视图的图。图6是示出放置在两个合并n阱单元之间的分离n阱单元的布局视图的图。图7是示出放置在合并n阱电路块中的多个分离n阱单元的布局视图的图。图8是示出放置在合并n阱电路块中的多个分离n阱单元的另一布局视图的图。图9是操作MOS器件的方法的流程图。具体实施方式以下结合附图阐述的详细描述旨在作为各种配置的描述，而非旨在表示可以实践本文中描述的概念的仅有配置。详细描述包括用于提供对各种概念的透彻理解的具体细节。然而，对于本领域技术人员很清楚的是，可以在没有这些具体细节的情况下实践这些概念。在一些实例中，众所周知的结构和部件以框图形式示出，以避免模糊这些概念。现在将参考各种装置和方法呈现电信系统的若干方面。这些装置和方法将在以下详细描述中描述，并且在附图中通过各种框、部件、电路、过程、算法等(统称为“要素”)来说明。这些要素可以使用电子硬件、计算机软件或其任何组合来实现。将这些要素实现为硬件还是软件取决于特定应用和强加于整个系统的设计约束。举例来说，要素或要素的任何部分或要素的任何组合可以实现为包括一个或多个处理器的“处理系统”。处理器的示例包括微处理器、微控制器、图形处理单元(GPU)、中央处理单元(CPU)、应用处理器、数字信号处理器(DSP)、精简指令集计算(RISC)处理器、片上系统(SoC)、基带处理器、现场可编程门阵列(FPGA)、可编程逻辑器件(PLD)、状态机、门控逻辑、分立硬件电路和被配置为执行贯穿本公开所描述的各种功能的其他合适硬件。处理系统中的一个或多个处理器可以执行软件。软件应当广义地解释为指令、指令集、代码、代码段、程序代码、程序、子程序、软件部件、应用、软件应用、软件包、例程、子例程、对象、可执行文件、执行线程、过程、函数等，无论是称为软件、固件、中间件、微代码、硬件描述语言还是其他。因此，在一个或多个示例实施例中，所描述的功能可以用硬件、软件或其任何组合来实现。如果以软件实现，则功能可以存储在计算机可读介质上或作为一个或多个指令或代码编码在计算机可读介质上。计算机可读介质包括计算机存储介质。存储介质可以是计算机可以访问的任何可用介质。作为示例而非限制，这种计算机可读介质可以包括随机存取存储器(RAM)、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、光盘存储器、磁盘存储器、其他磁存储设备、前述类型的计算机可读介质的组合、或者可以用于以可以由计算机访问的指令或数据结构的形式存储计算机可执行代码的任何其他介质。图1是示出根据本公开的各种方面的示例半导体裸片100的图。如图1所示，半导体裸片100包括中央处理单元(CPU)102、第一模块104、第二模块106和缓冲器108。在图1中，第一传输线110从CPU102路由到缓冲器108的输入，并且第二传输线112从缓冲器108的输出路由到第二模块106。缓冲器108可以用于增加由CPU102向第二模块106传输的信号的强度，以确保由第二模块106成功接收到信号。如图1所示，第一传输线110的一部分、缓冲器108和第二传输线112的一部分位于半导体裸片100的其中配置有第一模块104的布局的区域(在图本文档来自技高网...

【技术保护点】
1.一种金属氧化物半导体(MOS)器件，包括：在第一方向上彼此相邻的第一组单元，所述第一组单元中的每个单元包括耦合到第一电压源的n型阱(n阱)；第二组单元，在所述第一方向上彼此相邻并且在与所述第一方向正交的第二方向上与所述第一组单元相邻，所述第二组单元每个包括彼此分离的第一n阱、第二n阱和第三n阱，每个第一n阱与所述第一组单元中的相邻单元的n阱连续，所述第二n阱在所述第一n阱与所述第三n阱之间，所述第一n阱和所述第三n阱耦合到所述第一电压源，所述第二n阱耦合到不同于所述第一电压源的第二电压源；以及在所述第二组单元中在所述第一方向上延伸的互连件，所述互连件向所述第二组单元中的每个单元的所述第一n阱提供所述第一电压源。

【技术特征摘要】
【国外来华专利技术】2016.06.06 US 15/174,6841.一种金属氧化物半导体(MOS)器件，包括：在第一方向上彼此相邻的第一组单元，所述第一组单元中的每个单元包括耦合到第一电压源的n型阱(n阱)；第二组单元，在所述第一方向上彼此相邻并且在与所述第一方向正交的第二方向上与所述第一组单元相邻，所述第二组单元每个包括彼此分离的第一n阱、第二n阱和第三n阱，每个第一n阱与所述第一组单元中的相邻单元的n阱连续，所述第二n阱在所述第一n阱与所述第三n阱之间，所述第一n阱和所述第三n阱耦合到所述第一电压源，所述第二n阱耦合到不同于所述第一电压源的第二电压源；以及在所述第二组单元中在所述第一方向上延伸的互连件，所述互连件向所述第二组单元中的每个单元的所述第一n阱提供所述第一电压源。2.根据权利要求1所述的MOS器件，其中所述第一n阱与所述第二组单元中的每个单元的第一侧相邻，并且所述第三n阱与所述第二组单元中的每个单元的第二侧相邻，所述第二侧与所述第一侧相对，并且其中所述第二组单元在所述第一侧在所述第一方向上对准。3.根据权利要求2所述的MOS器件，其中所述互连件在所述第一方向上在与所述第一侧相邻的所述第一n阱之上延伸。4.根据权利要求1所述的MOS器件，其中所述第一组单元中的每个单元包括在所述n阱的区域内的多个p型MOS(pMOS)晶体管，并且所述多个pMOS晶体管的子集由可切换电压源供电。5.根据权利要求1所述的MOS器件，其中所述互连件在金属3(M3)层上并且是M3层互连件。6.根据权利要求1所述的MOS器件，还包括在所述第二组单元中的每个单元中在所述第二方向上延伸的第二互连件，所述第二互连件将所述第一电压源从所述第二组单元中的每个单元中的所述第一n阱耦合到所述第三n阱。7.根据权利要求1所述的MOS器件，还包括在所述第一方向上彼此相邻的第三组单元，所述第三组单元在所述第二方向上与所述第二组单元相邻，所述第三组单元中的每个单元包括与所述第二组单元中的相邻单元的所述第三n阱连续的n阱，所述第三组单元的每个n阱通过所述第二组单元中的对应的相邻单元的所述第三n阱耦合到所述第一电压源。8.根据权利要求1所述的MOS器件，其中所述第一组单元中的每个单元中的晶体管是鳍式场效应晶体管(FinFet)。9.一种操作金属氧化物半导体(MOS)器件的方法，包括：向在第一方向上彼此相邻的第一组单元提供第一电压，所述第一组单元中的每个单元包括被提供有所述第一电压的n型阱(n阱)；向在所述第一方向上彼此相邻并且在与所述第一方向正交的第二方向上与所述第一组单元相邻的第二组单元提供所述第一电压和与所述第一电压不同的第二电压，所述第二组单元每个包括彼此分离的第一n阱、第二n阱和第三n阱，每个第一n阱与所述第一组单元中的相邻单元的n阱连续，所述第二n阱在所述第一n阱与所述第三n阱之间，所述第一n阱和所述第三n阱被提供有所述第一电压，所述第二n阱被提供有所述第二电压；以及在所述第二组单元中的在所述第一方向上延伸的互连件中传播所述第一电压，所述互连件向所述第二组单元中的每个单元的所述第一n阱提供所述第一电压。10.根据权利要求9所述的方法，其中所述第一n阱与所述第二组单元中的每个单元的第一侧相邻，并且所述第三n阱与所述第二组单元中的每个单元的第二侧相邻，所述第二侧与所述第一侧相对，并且其中所述第二组单元在所述第一侧在所述第一方向上对准。11.根据权利要求10所述的方法，其中所述互连件在所述第一方向上在与所...

【专利技术属性】
技术研发人员：H·潘特，M·Y·夏利弗，P·纳德萨米，R·维兰谷迪皮查，D·巴恩，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国,US