包括由高压晶体管形成的芯片并且包括由低压晶体管形成的芯片的集成电路制造技术

本发明专利技术涉及一种集成电路(3)，该集成电路包括：壳体(4)和多个连接引脚、包括高压耗尽型晶体管的第一芯片(1)和包括低压增强型晶体管的第二芯片(2)，第一芯片和第二芯片皆包括栅极凸块触点(13、23)、漏极凸块触点(11、21)以及源极凸块触点(12、22)；高压晶体管的源极凸块触点(12)电连接至低压晶体管的漏极凸块触点(21)以形成电路的中心节点。所述电路包括电连接至低压晶体管的源极凸块触点(22)的至少一个第一Kelvin引脚(36)。

Integrated circuits comprising chips formed by high voltage transistors and chips formed by low voltage transistors

The invention relates to an integrated circuit (3), which comprises a shell (4) and a plurality of connecting pins, a first chip (1) including a high-voltage depletion transistor and a second chip (2) including a low-voltage enhanced transistor. The first chip and the second chip both include gate bump contacts (13, 23), drain bump contacts (11, 21) and source bump contacts (12, 22) of a high-voltage transistor. The extremely salient block contact (12) is electrically connected to the drain salient block contact (21) of the low voltage transistor to form a central node of the circuit. The circuit includes at least one first Kelvin pin (36) electrically connected to a source bump contact (22) of a low voltage transistor.

【技术实现步骤摘要】
【国外来华专利技术】包括由高压晶体管形成的芯片并且包括由低压晶体管形成的芯片的集成电路
本专利技术涉及包括由高压晶体管形成的芯片并且包括由低压晶体管形成的芯片的集成电路
技术介绍
由III-N半导体材料制成的HEMT晶体管(高电子迁移率晶体管)通常为“常开”，即，它们具有负阈值电压并且可以在栅极与源极之间的0V电压下传导电流。具有负阈值电压的这些组件被称作耗尽型(或“D型”)组件。电力电子应用优选具有所谓的“常闭”组件，即，具有正阈值电压，因此当栅极电压为0V时其不能传导电流。这些组件当前称作增强型(“E型”)组件。在III-NE型半导体材料上制造这样的高压组件被证明是复杂的，并且这些组件通常具有比类似D型组件更低的本征性能。针对简单高压E型组件的另选方案是组合高压D型组件(诸如由III-N半导体材料制成的D型HEMT晶体管)与低压E型组件(诸如由硅制成的E型MOSFET(金属氧化物半导体场效应晶体管))。然后将分别包括HEMT和MOSFET组件的两个芯片1、2相关联以形成混合集成电路3，例如，开关集成电路。图1a示出了关联HEMT和MOSFET组件的混合(所谓“共源共栅(cascode)”)电路的框图。图1b中示出了实现该第一构造的集成电路3。E型MOSFET芯片2的漏极21和源极22分别连接至D型HEMT芯片1的源极12和栅极13。该电连接通常通过可在芯片1、2中的每一个上接入的栅极凸块触点13、23，源极凸块触点12、22以及漏极凸块触点11之间的“引线键合”5设置在包括两个芯片1、2的集成电路3的壳体4中。在集成共源共栅电路3中，MOSFET芯片2的栅极23控制集成电路3的ON模式或OFF模式的设定。MOSFET芯片2的栅极凸块触点23在集成电路3的壳体4中连接至栅极引脚33。MOSFET芯片2的源极凸块触点22在壳体4中连接至源极引脚32。最后，HEMT芯片1的漏极凸块触点仍然在壳体4中连接至漏极引脚31。三个引脚31、32、33在壳体4外部提供集成电路3的电连接。图1c示出了关联HEMT和MOSFET组件的所谓“双”混合电路的框图。图1d示出了实现该第二构造的集成电路3。根据这种另选构造，分别包括HEMT和MOSFET组件的芯片1、2简单地串联连接，其中E型MOSFET芯片2的漏极21连接至D型HEMT芯片1的源极12。在这种构造中，集成电路3的壳体4具有附加栅极引脚34，其电连接至D型HEMT芯片1的栅极凸块触点13，以便能够直接控制该晶体管。有关“共源共栅”电路或“双”电路的工作原理的更详细讨论，可以参考YueWen等人的文献“ADual-ModeDriverICwithMonolithicNegativeDrive-VoltageCapabilityandDigitalCurrent-ModeControllerforDepletion-ModeGaNHEMT”，IEEETransactionsonPowerElectronics,Issue99,1996。无论所选构造如何，集成电路3都旨在定位于印刷电路板上以与其它组件互连。众所周知，例如，根据文献US92683512或US8624662，习惯上在集成电路3中放置附加组件，诸如电阻器或电容器，以形成保护装置。这种保护装置旨在控制(尤其是在开关瞬态阶段)可以在混合电路的一些节点中流动(或流通)的电压(或电流)。保护装置的性质可以取决于所考虑的应用(例如，所考虑的开关频率或要切换的电压的幅度等)，或者取决于PCB上的集成电路3可以与其连接的其它组件的性质。实现混合电路的现有技术的集成电路不能调整制造商先前计划的保护装置构造。此外，具有包括高压E型组件和低压D型组件的集成电路(其可以根据需要在“共源共栅”构造中或者在“双”构造中使用)可能是所希望的。更一般地说，现今，在包括高压E型组件和低压D型组件的功率开关领域的应用中，不存在具有通用、简单且鲁棒组成(即，其可以被用于广泛应用(具有高度可变的开关电流、电压以及频率)和(尤其是热或电磁)环境而不改变其内部架构)的集成电路。本专利技术的目标本专利技术旨在解决前述缺点的全部或部分。
技术实现思路
为了达到这些目标之一，本专利技术的目的是，提供一种集成电路，该集成电路包括：壳体和多个连接引脚，具有包括高压耗尽型晶体管的第一芯片和包括低压增强型晶体管的第二芯片，其中所述第一芯片和所述第二芯片皆包括栅极凸块触点、漏极凸块触点以及源极凸块触点；其中，所述高压晶体管的所述源极凸块触点电连接至所述低压晶体管的所述漏极凸块触点，以形成所述电路的中心节点。所述集成电路的显著之处在于，其包括：第一Kelvin引脚，该第一Kelvin引脚电连接至所述低压晶体管的所述源极凸块触点。根据本专利技术的其它有利和非穷举特征，单独考虑或与任何技术上可行的组合一起考虑：·所述集成电路还包括：漏极引脚，该漏极引脚电连接至所述高压晶体管的所述漏极凸块触点；源极引脚，该源极引脚电连接至所述低压晶体管的所述源极凸块触点；栅极引脚，该栅极引脚电连接至所述低压晶体管的所述栅极凸块触点；·所述集成电路还包括：中心点引脚，该中心点引脚电连接至所述电路的所述中心节点；·所述第一Kelvin引脚邻近所述栅极引脚或者邻近所述中心点引脚；·所述集成电路还包括：第二Kelvin引脚，该第二Kelvin引脚电连接至所述低压晶体管的所述源极凸块触点；·所述第一Kelvin引脚邻近所述栅极引脚或者位于所述壳体的与所述栅极引脚相同的一侧；·所述第二Kelvin引脚邻近所述中心点引脚或者位于所述壳体的与所述中心点引脚相同的一侧；·所述中心点引脚邻近所述源极引脚；·所述低压晶体管的所述源极凸块触点电连接至所述高压晶体管的所述栅极凸块触点；·所述集成电路包括：第二Kelvin引脚，该第二Kelvin引脚电连接至所述高压晶体管的所述栅极凸块触点；·所述第二栅极引脚邻近所述中心点引脚；·所述电连接包括引线键合；·所述集成电路包括：电阻性无源组件，该电阻性无源组件位于所述壳体中并且电连接在所述第二芯片的所述栅极凸块触点与所述第二芯片的所述源极凸块触点之间；·所述电阻性无源组件形成在第三芯片中，该第三芯片通过引线键合电连接至所述第二芯片；·所述电阻性无源组件形成在所述第二芯片中或者所述第一芯片中。·所述电阻性无源组件具有在100千欧姆与1兆欧姆之间的电阻；·所述集成电路包括：多个第一芯片，其皆包括高压晶体管并且彼此并联连接；·所述集成电路包括：多个漏极引脚，其中每个漏极引脚都电连接至所述多个第一芯片中的第一芯片的漏极凸块触点。附图说明根据参照附图进行的本专利技术的详细描述，本专利技术的进一步特征和优点将变清楚，其中：-图1a和图1b分别示出了现有技术的共源共栅电路的框图和集成电路；-图1c和图1d分别示出了现有技术的“双”电路的框图和集成电路；-图2a和图2b分别示出了根据本专利技术的第一框图和第一集成电路；-图3a和图3b分别示出了根据本专利技术的第二框图和第二集成电路；-图4a至图4c示出了根据本专利技术的具有保护性电阻无源组件的集成电路的不同实施方式；-图5a至图5c示出了根据本专利技术的另一方面的集成电路。具体实施方式这些图仅出于例示性目的，而并未按比例示出这些部件。此外，相同标号可以被用于在本专利技术的各种实施方式中或本文档来自技高网...

【技术保护点】
1.一种集成电路(3)，所述集成电路包括：壳体(4)、多个连接引脚、包括高压耗尽型晶体管的第一芯片(1)、以及包括低压增强型晶体管的第二芯片(2)，其中，所述第一芯片和所述第二芯片皆包括栅极凸块触点(13、23)、漏极凸块触点(11、21)以及源极凸块触点(12、22)；其中，所述高压晶体管的所述源极凸块触点(12)电连接至所述低压晶体管的所述漏极凸块触点(21)，以形成所述电路的中心节点，并且所述集成电路包括电连接至所述低压晶体管的所述源极凸块触点(22)的至少一个第一Kelvin引脚(36)。

【技术特征摘要】
【国外来华专利技术】2016.05.26 FR 1654715;2016.07.08 FR 16565721.一种集成电路(3)，所述集成电路包括：壳体(4)、多个连接引脚、包括高压耗尽型晶体管的第一芯片(1)、以及包括低压增强型晶体管的第二芯片(2)，其中，所述第一芯片和所述第二芯片皆包括栅极凸块触点(13、23)、漏极凸块触点(11、21)以及源极凸块触点(12、22)；其中，所述高压晶体管的所述源极凸块触点(12)电连接至所述低压晶体管的所述漏极凸块触点(21)，以形成所述电路的中心节点，并且所述集成电路包括电连接至所述低压晶体管的所述源极凸块触点(22)的至少一个第一Kelvin引脚(36)。2.根据前述权利要求所述的集成电路(3)，所述集成电路包括：中心点引脚(35)，所述中心点引脚电连接至所述电路的所述中心节点。3.根据前述权利要求所述的集成电路(3)，其中，所述第一Kelvin引脚(36)邻近所述中心点引脚(35)或者位于所述壳体(4)的与所述中心点引脚(35)相同的一侧。4.根据前述两项权利要求中的一项所述的集成电路(3)，所述集成电路还包括：漏极引脚(31)，所述漏极引脚电连接至所述高压晶体管的所述漏极凸块触点(11)；源极引脚(32)，所述源极引脚电连接至所述低压晶体管的所述源极凸块触点(22)；栅极引脚(33)，所述栅极引脚电连接至所述低压晶体管的所述栅极凸块触点(23)。5.根据前述权利要求所述的集成电路(3)，其中，所述第一Kelvin引脚(36)邻近所述栅极引脚(33)或者位于所述壳体的与所述栅极引脚(33)相同的一侧。6.根据前述两项权利要求中的一项所述的集成电路(3)，所述集成电路还包括：第二Kelvin引脚(36’)，所述第二Kelvin引脚电连接至所述低压晶体管的所述源极凸块触点(22)。7.根据前述权利要求所述的集成电路，其中，所述第一Kelvin引脚(36)邻近所述栅极引脚(33)或者位于所述壳体的与所...

【专利技术属性】
技术研发人员：E·莫劳，T·萨托，L·古洛特，
申请(专利权)人：埃克斯甘公司，
类型：发明
国别省市：法国,FR