双向静电放电保护装置制造方法及图纸

本发明专利技术公开一种双向静电放电保护装置，其包括第一瞬时电压抑制器芯片、第二瞬时电压抑制器芯片、第一导电线与第二导电线。第一瞬时电压抑制器芯片包括第一二极管与第一双极性接面晶体管，第一二极管与第一双极性接面晶体管电性连接第一接脚。第二瞬时电压抑制器芯片包括第二二极管与第二双极性接面晶体管，第二二极管与第二双极性接面晶体管电性连接第二接脚。第一导电线电性连接于第一二极管与第二双极性接面晶体管之间，第二导电线电性连接于第二二极管与第一双极性接面晶体管之间。第二二极管与第一双极性接面晶体管之间。第二二极管与第一双极性接面晶体管之间。

【技术实现步骤摘要】
双向静电放电保护装置


[0001]本专利技术涉及一种静电放电技术，且特别涉及一种双向静电放电保护装置。

技术介绍

[0002]静电放电(ESD)损坏已成为纳米级互补式金氧半(CMOS)制程中制造的CMOS集成电路产品的主要可靠性问题。ESD保护元件通常设计用于释放ESD能量，从而可以防止集成电路芯片的ESD损坏。
[0003]静电放电保护装置的工作原理如图1所示，在集成电路芯片上，静电放电(ESD)保护装置1并联欲保护电路2，当ESD情况发生时，ESD保护装置1瞬间被触发，同时，ESD保护装置1亦可提供一低电阻路径，以供瞬时的ESD电流进行放电，让ESD瞬时电流的能量通过ESD保护装置1得以释放。为了达到双向静电放电的目的，双向瞬时电压抑制器包括两条静电放电路径。一条静电放电路径为放电路径，另一条静电放电路径为逆向崩溃路径。在现有技术中，只有一个二极管在逆向崩溃路径承受逆向电压，使施加在放电路径上的导通电压容易超过二极管的崩溃电压。在放电路径上，有串联三个静电放电元件。因此，此三个静电放电元件的箝位电压较高。此外，美国专利号7361942B1实现一种双向瞬时电压抑制器。然而，此双向瞬时电压抑制器的埋层却用于连接多个二极管，以增加制程复杂度。
[0004]因此，本专利技术在针对上述的困扰，提出一种双向静电放电保护装置，以解决现有技术所产生的问题。

技术实现思路

[0005]本专利技术提供一种双向静电放电保护装置，其在放电路径上具有较低的箝位电压，降低制程复杂度，并增加静电放电等级。/>[0006]在本专利技术的一实施例中，提供一种双向静电放电保护装置，其包括一第一瞬时电压抑制器芯片、一第二瞬时电压抑制器芯片、一第一导电线与一第二导电线。第一瞬时电压抑制器芯片包括一第一二极管与一第一PNP双极性接面晶体管。第一二极管的阳极电性连接一第一接脚，第一PNP双极性接面晶体管的集极电性连接第一接脚。第二瞬时电压抑制器芯片包括一第二二极管与一第二PNP双极性接面晶体管。第二二极管的阳极电性连接一第二接脚，第二PNP双极性接面晶体管的集极电性连接第二接脚。第一导电线电性连接于第一二极管的阴极与第二PNP双极性接面晶体管的射极之间，第二导电线电性连接于第二二极管的阴极与第一PNP双极性接面晶体管的射极之间。
[0007]在本专利技术的一实施例中，第一PNP双极性接面晶体管与第二PNP双极性接面晶体管的基极为浮接。
[0008]在本专利技术的一实施例中，第一PNP双极性接面晶体管或第二PNP双极性接面晶体管的寄生电容大于第一二极管或第二二极管的寄生电容。
[0009]在本专利技术的一实施例中，双向静电放电保护装置还包括一第一导线架与一第一导电材。第一导线架作为第一接脚，第一导电材设于第一导线架上，并电性连接第一导线架，
其中第一瞬时电压抑制器芯片设于第一导电材上。
[0010]在本专利技术的一实施例中，第一二极管与第一PNP双极性接面晶体管以一第一P型半导体基板、一第一N型半导体磊晶层、一第一N型重掺杂区与一第一P型重掺杂区实现。第一P型半导体基板设于第一导电材上，并电性连接第一导电材。第一N型半导体磊晶层设于第一P型半导体基板上，第一N型重掺杂区与第一P型重掺杂区设于第一N型半导体磊晶层中。第一N型重掺杂区电性连接第一导电线，第一P型重掺杂区电性连接第二导电线。第一瞬时电压抑制器芯片还包括一第一隔离结构，第一隔离结构设于第一N型半导体磊晶层中，并位于第一N型重掺杂区与第一P型重掺杂区之间。第一隔离结构接触第一P型半导体基板，并分离第一N型重掺杂区与第一P型重掺杂区，且第一隔离结构的高度等于或大于第一N型半导体磊晶层的厚度。
[0011]在本专利技术的一实施例中，第一隔离结构环绕第一N型重掺杂区与第一P型重掺杂区。
[0012]在本专利技术的一实施例中，双向静电放电保护装置还包括一第二导线架与一第二导电材。第二导线架作为第二接脚，第二导电材设于第二导线架上，并电性连接第二导线架，其中第二瞬时电压抑制器芯片设于第二导电材上。
[0013]在本专利技术的一实施例中，第二二极管与第二PNP双极性接面晶体管以一第二P型半导体基板、一第二N型半导体磊晶层、一第二N型重掺杂区与一第二P型重掺杂区实现。第二P型半导体基板设于第二导电材上，并电性连接第二导电材。第二N型半导体磊晶层设于第二P型半导体基板上，第二N型重掺杂区与第二P型重掺杂区设于第二N型半导体磊晶层中。第二N型重掺杂区电性连接第二导电线，第二P型重掺杂区电性连接第一导电线。第二瞬时电压抑制器芯片还包括一第二隔离结构，第二隔离结构设于第二N型半导体磊晶层中，并位于第二N型重掺杂区与第二P型重掺杂区之间。第二隔离结构接触第二P型半导体基板，并分离第二N型重掺杂区与第二P型重掺杂区，且第二隔离结构的高度等于或大于第二N型半导体磊晶层的厚度。
[0014]在本专利技术的一实施例中，第二隔离结构环绕第二N型重掺杂区与第二P型重掺杂区。
[0015]在本专利技术的一实施例中，双向静电放电保护装置还包括一封装胶体，其包覆第一瞬时电压抑制器芯片、第二瞬时电压抑制器芯片、第一导电线与第二导电线。
[0016]在本专利技术的一实施例中，一种双向静电放电保护装置包括一第一瞬时电压抑制器芯片、一第二瞬时电压抑制器芯片、一第一导电线与一第二导电线。第一瞬时电压抑制器芯片包括一第一二极管与一第一NPN双极性接面晶体管。第一二极管的阴极电性连接一第一接脚，第一NPN双极性接面晶体管的集极电性连接第一接脚。第二瞬时电压抑制器芯片包括一第二二极管与一第二NPN双极性接面晶体管。第二二极管的阴极电性连接一第二接脚，第二NPN双极性接面晶体管的集极电性连接第二接脚。第一导电线电性连接于第一二极管的阳极与第二NPN双极性接面晶体管的射极之间，第二导电线电性连接于第二二极管的阳极与第一NPN双极性接面晶体管的射极之间。
[0017]在本专利技术的一实施例中，第一NPN双极性接面晶体管与第二NPN双极性接面晶体管的基极为浮接。
[0018]在本专利技术的一实施例中，第一NPN双极性接面晶体管或第二NPN双极性接面晶体管
的寄生电容大于第一二极管或第二二极管的寄生电容。
[0019]在本专利技术的一实施例中，双向静电放电保护装置还包括一第一导线架与一第一导电材。第一导线架作为第一接脚，第一导电材设于第一导线架上，并电性连接第一导线架，其中第一瞬时电压抑制器芯片设于第一导电材上。
[0020]在本专利技术的一实施例中，第一二极管与第一NPN双极性接面晶体管以一第一N型半导体基板、一第一P型半导体磊晶层、一第一P型重掺杂区与一第一N型重掺杂区实现。第一N型半导体基板设于第一导电材上，并电性连接第一导电材。第一P型半导体磊晶层设于第一N型半导体基板上，第一P型重掺杂区与第一N型重掺杂区设于第一P型半导体磊晶层中。第一P型重掺杂区电性连接第一导电线，第一N型重掺杂区电性连接第二导电线。第一瞬时电压抑制器芯片还包括一第一隔离结构，第一隔离结构设于第一P型半导体磊晶层中，并位于第一P本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种双向静电放电保护装置，其特征在于，包括：一第一瞬时电压抑制器芯片，包括：一第一二极管，其阳极电性连接一第一接脚；以及一第一PNP双极性接面晶体管，其集极电性连接所述第一接脚；一第二瞬时电压抑制器芯片，包括：一第二二极管，其阳极电性连接一第二接脚；以及一第二PNP双极性接面晶体管，其集极电性连接所述第二接脚；一第一导电线，电性连接于所述第一二极管的阴极与所述第二PNP双极性接面晶体管的射极之间；以及一第二导电线，电性连接于所述第二二极管的阴极与所述第一PNP双极性接面晶体管的射极之间。2.如权利要求1所述的双向静电放电保护装置，其特征在于，所述第一PNP双极性接面晶体管与所述第二PNP双极性接面晶体管的基极为浮接。3.如权利要求1所述的双向静电放电保护装置，其特征在于，所述第一PNP双极性接面晶体管或所述第二PNP双极性接面晶体管的寄生电容大于所述第一二极管或所述第二二极管的寄生电容。4.如权利要求1所述的双向静电放电保护装置，其特征在于，还包括：一第一导线架，作为所述第一接脚；以及一第一导电材，设于所述第一导线架上，并电性连接所述第一导线架，其中所述第一瞬时电压抑制器芯片设于所述第一导电材上。5.如权利要求4所述的双向静电放电保护装置，其特征在于，所述第一二极管与所述第一PNP双极性接面晶体管以一第一P型半导体基板、一第一N型半导体磊晶层、一第一N型重掺杂区与一第一P型重掺杂区实现，所述第一P型半导体基板设于所述第一导电材上，并电性连接所述第一导电材，所述第一N型半导体磊晶层设于所述第一P型半导体基板上，所述第一N型重掺杂区与所述第一P型重掺杂区设于所述第一N型半导体磊晶层中，所述第一N型重掺杂区电性连接所述第一导电线，所述第一P型重掺杂区电性连接所述第二导电线，所述第一瞬时电压抑制器芯片还包括一第一隔离结构，所述第一隔离结构设于所述第一N型半导体磊晶层中，并位于所述第一N型重掺杂区与所述第一P型重掺杂区之间，所述第一隔离结构接触所述第一P型半导体基板，并分离所述第一N型重掺杂区与所述第一P型重掺杂区，且所述第一隔离结构的高度等于或大于所述第一N型半导体磊晶层的厚度。6.如权利要求5所述的双向静电放电保护装置，其特征在于，所述第一隔离结构环绕所述第一N型重掺杂区与所述第一P型重掺杂区。7.如权利要求5所述的双向静电放电保护装置，其特征在于，还包括：一第二导线架，作为所述第二接脚；以及一第二导电材，设于所述第二导线架上，并电性连接所述第二导线架，其中所述第二瞬时电压抑制器芯片设于所述第二导电材上。8.如权利要求7所述的双向静电放电保护装置，其特征在于，所述第二二极管与所述第二PNP双极性接面晶体管以一第二P型半导体基板、一第二N型半导体磊晶层、一第二N型重掺杂区与一第二P型重掺杂区实现，所述第二P型半导体基板设于所述第二导电材上，并电
性连接所述第二导电材，所述第二N型半导体磊晶层设于所述第二P型半导体基板上，所述第二N型重掺杂区与所述第二P型重掺杂区设于所述第二N型半导体磊晶层中，所述第二N型重掺杂区电性连接所述第二导电线，所述第二P型重掺杂区电性连接所述第一导电线，所述第二瞬时电压抑制器芯片还包括一第二隔离结构，所述第二隔离结构设于所述第二N型半导体磊晶层中，并位于所述第二N型重掺杂区与所述第二P型重掺杂区之间，所述第二隔离结构接触所述第二P型半导体基板，并分离所述第二N型重掺杂区与所述第二P型重掺杂区，且所述第二隔离结构的高度等于或大于所述第二N型半导体磊晶层的厚度。9.如权利要求8所述的双向静电放电保护装置，其特征在于，所述第二隔离结构环绕所述第二N型重掺杂区与所述第二P型重掺杂区。10.如权利要求1所述的双向静电放电保护装置，其特征在于，还包括一封装胶体，其包覆所述第一瞬时电压抑制器芯片、所述第二瞬时电压抑制器芯片、所述第一导电线与所述第二导电线。11.一种双向静电放电保...

【专利技术属性】
技术研发人员：杨敦智，陈子平，林昆贤，
申请(专利权)人：晶焱科技股份有限公司，
类型：发明
国别省市：