用于基于鳍片计数的扩散的标准单元架构制造技术

所公开的系统和方法涉及设计有逻辑单元架构的基于鳍式场效晶体管的集成电路，所述逻辑单元架构支持用于n型扩散(503、504)和p型扩散(501、502)的多个扩散区。每一逻辑单元的不同扩散区可具有不同宽度或鳍片计数。基于两个逻辑单元的对应p扩散区和n扩散区的类似鳍片计数来实现抵接所述两个逻辑单元。基于所述类似鳍片计数，在所述两个逻辑单元之间的共用边缘(570)处使用扩散填充物来延伸扩散长度。所述逻辑单元架构支持通孔冗余，以及通过植入物定制来选择性地控制不同逻辑单元的阈值电压的能力。半行高度单元可与标准整行高度单元交错。

Standard Cell Architecture for Diffusion Based on Fin Counting

The disclosed systems and methods involve integrated circuits based on fin-type field effect transistors designed with logic unit architectures that support multiple diffusion zones for n-type diffusion (503, 504) and p-type diffusion (501, 502). The different diffusion zones of each logic unit may have different widths or fin counts. The two logic units are joined based on the fin-like counts of the corresponding p-diffusion region and n-diffusion region of the two logic units. Based on the similar fin count, a diffusion filler is used to extend the diffusion length at the common edge (570) between the two logic units. The logic unit architecture supports through-hole redundancy and the ability to selectively control the threshold voltage of different logic units through implant customization. Half line height unit can be interlaced with standard whole line height unit.

【技术实现步骤摘要】
【国外来华专利技术】用于基于鳍片计数的扩散的标准单元架构相关申请案的交叉引用本专利申请案主张2016年6月22日申请的标题为“用于基于鳍片计数的扩散的标准单元架构(STANDARDCELLARCHITECTUREFORDIFFUSIONBASEDONFINCOUNT)”的第62/353,536号临时专利申请案的权益，所述临时专利申请案是待决的，且转让给本案受让人，且特此以全文引用的方式明确地并入本文中。
所公开的方面涉及包含标准逻辑单元、标准逻辑单元设计及其库的设备，其一些示范性方面包含对多个扩散区、分布式电力线，以及在具有不同鳍片计数的逻辑单元之中共享的扩散的支持。
技术介绍
在(例如金属氧化物半导体(MOS)晶体管的)晶体管级布局中，扩散长度(LOD)是指晶体管的源极与漏极端子之间的扩散区延伸远离栅极端子的量。LOD效应是指基于LOD在MOS晶体管上引起的应力。一般来说，较小的LOD导致较大的应力，或换句话说，具有较坏的LOD效应，而增加或改进LOD可引起性能改进。难以使用标准逻辑单元和放置技术来完全减轻晶体管级布局中的晶体管上的LOD效应。减轻LOD效应的一些技术聚焦于延伸扩散区，在可能的情况下，本文档来自技高网...

【技术保护点】
1.一种设备，其包括：集成电路，其设计有基于鳍式场效晶体管的逻辑单元，其中所述集成电路包括至少一第一逻辑单元，其中所述第一逻辑单元包括以下各项中的至少一者：两个或更多个p扩散区；或两个或更多个n扩散区。

【技术特征摘要】
【国外来华专利技术】2016.06.22 US 62/353,536;2017.06.21 US 15/629,7251.一种设备，其包括：集成电路，其设计有基于鳍式场效晶体管的逻辑单元，其中所述集成电路包括至少一第一逻辑单元，其中所述第一逻辑单元包括以下各项中的至少一者：两个或更多个p扩散区；或两个或更多个n扩散区。2.根据权利要求1所述的设备，其中所述第一逻辑单元包括以下各项中的至少一者：第一p扩散区和第二p扩散区，所述第一p扩散区和第二p扩散区具有相同或不同的鳍片计数；或第一n扩散区和第二n扩散区，所述第一n扩散区和第二n扩散区具有相同或不同的鳍片计数。3.根据权利要求1所述的设备，其进一步包括分布式电力轨网络，所述分布式电力轨网络包括以下各项中的至少一者：至少一第一局部电力轨，其与所述两个或更多个p扩散区中的至少一者相关联；或至少一第二局部电力轨，其与所述两个或更多个n扩散区中的至少一者相关联。4.根据权利要求3所述的设备，其中以下各项中的至少一者：所述第一局部电力轨专用于所述两个或更多个p扩散区中的一者；或所述第二局部电力轨专用于所述两个或更多个n扩散区中的一者。5.根据权利要求1所述的设备，其中所述第一逻辑单元包括以下各项中的至少一者：第一p扩散区和第二p扩散区，所述第一p扩散区和第二p扩散区形成有相同或不同层级的p型植入物；或第一n扩散区和第二n扩散区，所述第一n扩散区和第二n扩散区形成有相同或不同层级的n型植入物。6.根据权利要求1所述的设备，其中所述第一逻辑单元进一步包括以下各项中的至少一者：形成于第一p扩散区中的第一pfet和形成于第二p扩散区中的第二pfet，所述第一pfet和所述第二pfet具有相同的阈值电压或沟道长度或不同的阈值电压或沟道长度；或形成于第一n扩散区中的第一nfet和形成于第二n扩散区中的第二nfet，所述第一nfet和所述第二nfet具有相同的阈值电压或沟道长度或不同的阈值电压或沟道长度。7.根据权利要求1所述的装置，其中所述集成电路进一步包括第二逻辑单元，其中所述第一逻辑单元和所述第二逻辑单元各自包括：具有第一鳍片计数的至少一个p扩散区；或具有第二鳍片计数的至少一个n扩散区。8.根据权利要求7所述的设备，其中所述第一逻辑单元具有第一逻辑单元边界，且所述第二逻辑单元具有第二逻辑单元边界，且其中所述第一逻辑单元在所述第一逻辑单元边界与所述第二逻辑单元边界之间的共用边缘处与所述第二逻辑单元抵接，且其中所述第一逻辑单元包括形成于具有所述第一鳍片计数的第一p扩散区上的至少一个pfet，以及形成于具有所述第二鳍片计数的第一n扩散区上的至少一个nfet，且其中所述第二逻辑单元包括形成于具有所述第一鳍片计数的第二p扩散区上的至少一个pfet，以及形成于具有所述第二鳍片计数的第二n扩散区上的至少一个nfet。9.根据权利要求8所述的设备，其中所述集成电路进一步包括以下各项中的至少一者：第一p扩散填充物，其用以跨越所述共用边缘，且将所述第一逻辑单元的所述第一p扩散区与所述第二逻辑单元的所述第二p扩散区接合；或第一n扩散填充物，其用以跨越所述共用边缘，且将所述第一逻辑单元的所述第一n扩散区与所述第二逻辑单元的所述第二n扩散区接合。10.根据权利要求8所述的设备，其中以下各项中的至少一者：所述第一逻辑单元的所述第一p扩散区和所述第二逻辑单元的所述第二p扩散区具有共用第一电位；或所述第一逻辑单元的所述第一n扩散区和所述第二逻辑单元的所述第二n扩散区具有共用第二电位。11.根据权利要求10所述的设备，其中所述集成电路进一步包括以下各项中的至少一者：处于所述共用第一电位的第一p扩散填充物与第一金属层之间的连接；或处于所述共用第二电位的第一n扩散填充物与第二金属层之间的连接。12.根据权利要求11所述的设备，其中所述共用第一电位对应于电力轨的电位，且所述共用第二电位对应于接地轨或局部互连件的电位。13.根据权利要求12所述的设备，其中所述电力轨或所述接地轨中的至少一者分布在所述第一逻辑单元和所述第二逻辑单元的所述扩散区之间的空间中。14.根据权利要求8所述的设备，其中所述集成电路进一步包括处于浮动电位的所述第一逻辑单元或所述第二逻辑单元的至少一个多晶体线，所述至少一个多晶体线邻近于所述共用边缘并与所述第一p扩散区、所述第二p扩散区、所述第一n扩散区或所述第二n扩散区中的至少一者相交。15.根据权利要求8所述的设备，其中所述第一逻辑单元是具有比率逻辑的2输入“与非”门，其中所述第一鳍片计数不同于所述第二...

【专利技术属性】
技术研发人员：A·小科雷亚莱，B·鲍尔斯，T·德拉·罗瓦，W·古多尔三世，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国,US