功率器件芯片及其制造方法技术

本发明专利技术公开一种功率器件芯片及其制造方法，所述制造方法包括：提供衬底，所述衬底上表面生长有外延层，所述外延层内形成有沟槽，所述沟槽具有底部和侧壁，所述侧壁包括靠近所述底部的第一子侧壁和与所述第一子侧壁连接的第二子侧壁；在所述第一子侧壁和所述底部的表面生长第一氧化硅层；在所述第二子侧壁的表面生长第一氮氧化硅层；在所述第一氧化硅层及所述第一氮氧化硅层的表面生长第二氮氧化硅层；在所述沟槽内形成多晶硅栅；在所述沟槽两侧的外延层内形成体区，所述体区与所述第二子侧壁相连；在所述体区内形成源区。所述功率器件芯片通过设置复合结构的栅介质层，从而降低沟道漏电，提升器件的可靠性。

Power Device Chip and Its Manufacturing Method

The invention discloses a power device chip and a manufacturing method thereof. The manufacturing method includes: providing a substrate with an epitaxy layer growing on the surface of the substrate and forming a groove in the epitaxy layer. The groove has a bottom and a side wall. The side wall includes a first sub-side wall near the bottom and a second sub-side wall connected with the first sub-side wall. A first silicon oxide layer is grown on the surface of the bottom, a first silicon nitride layer is grown on the surface of the second sub-sidewall, a second silicon nitride layer is grown on the surface of the first silicon oxide layer and the first silicon nitride layer, a polycrystalline silicon gate is formed in the groove, and a body forming area in the epitaxial layer on both sides of the groove is connected with the second sub-sidewall. A source area is formed in the body area. The power device chip reduces the channel leakage and improves the reliability of the device by setting a gate dielectric layer with a composite structure.

【技术实现步骤摘要】
功率器件芯片及其制造方法
本专利技术涉及半导体
，尤其是一种功率器件芯片及其制造方法。
技术介绍
沟槽型垂直双扩散场效应晶体管的漏源两极分别在器件的两侧，使电流在器件内部垂直流通，增加了电流密度，改善了额定电流，单位面积的导通电阻也较小，是一种用途非常广泛的功率器件。目前，沟槽型垂直双扩散场效应晶体管的发展方向是：降低开关速度和开关损耗、减小芯片面积、降低导通电阻、提高器件耐压。由于相邻的元胞尺寸缩小，意味着可以在相同面积下集成更多的器件，从而意味着所并联的电阻越多，等效的总导通也越小，单个面积减小。相邻的元胞尺寸缩小，既可以起到降低总导通电阻的作用，也可以减小芯片面积，降低器件制造成本。沟槽型垂直双扩散场效应晶体管需要在沟槽内通过热氧化形成二氧化硅绝缘层，然后填充导电多晶硅形成栅极。沟槽底部的二氧化硅绝缘层需要承受很高的电压，沟槽底部的二氧化硅绝缘层耐压能力非常关键。然而，在干法和湿法刻蚀过程中都无法避免对沟槽内壁和底部造成损伤，形成损伤层，导致在沟槽底部形成的二氧化硅绝缘层通常质量不好，容易漏电且耐压能力差，极大的限制了沟槽结构在高压功率器件中的应用。
技术实现思路
本专利技术要解决的技术问题是提供一种功率器件芯片，该功率器件芯片通过设置复合结构的栅介质层，从而降低沟道漏电，提升器件的可靠性。为解决上述技术问题，本专利技术采用下述技术方案：该功率器件芯片包括：第一导电类型的衬底；形成于所述衬底的上表面的第一导电类型的外延层；开设在所述外延层中的沟槽，所述沟槽具有底部和侧壁，所述侧壁包括靠近所述底部的第一子侧壁和与所述第一子侧壁连接的第二子侧壁；位于所述外延层内所述沟槽两侧的第二导电类型的体区，所述体区与所述第二子侧壁相连；位于所述体区内的第一导电类型的源区；填充在所述沟槽内的多晶硅栅；位于所述多晶硅栅与所述外延层之间的栅介质层；所述栅介质层包括：形成于所述第一子侧壁和所述底部的表面的第一氧化硅层；形成于所述第二子侧壁的表面的第一氮氧化硅层；形成于所述第一氧化硅层和所述第一氮氧化硅层的表面的第二氮氧化硅层。另外，本专利技术还提供所要求保护的功率器件芯片的制造方法，其包括以下步骤：S1：提供第一导电类型的衬底，所述衬底上表面生长有第一导电类型的外延层，所述外延层内形成有沟槽，所述沟槽具有底部和侧壁，所述侧壁包括靠近所述底部的第一子侧壁和与所述第一子侧壁连接的第二子侧壁；S2：在所述沟槽的底部和侧壁的表面生长氧化硅层；S3：在所述氧化硅层的表面生长第一多晶硅层；S4：回刻蚀所述第一多晶硅层和所述氧化硅层以使所述第二子侧壁暴露，同时形成位于所述第一子侧壁和所述底部的表面的第一氧化硅层及位于所述第一氧化硅层的表面的第二多晶硅层；S5：在所述第二子侧壁的表面和所述第二多晶硅层的表面生长氮氧化硅层，之后回刻蚀去除位于所述第二多晶硅层上表面的氮氧化硅层及所述第二多晶硅层，并形成位于所述第二子侧壁的表面的第一氮氧化硅层；S6：在所述第一氧化硅层及所述第一氮氧化硅层的表面生长第三多晶硅层；S7：通过在含氮和氧的气氛中进行高温热处理将所述第三多晶硅层转化成第二氮氧化硅层；S8：在所述沟槽内形成多晶硅栅；S9：在所述沟槽两侧的外延层内形成第二导电类型的体区，所述体区与所述第二子侧壁相连；S10：在所述体区内形成第一导电类型的源区。与现有技术相比，本专利技术具有下述有益效果：(1)本专利技术所述栅介质层包括位于所述第二子侧壁的表面的第一氮氧化硅层和部分位于所述第一氮氧化硅层的表面的第二氮氧化硅层，其中所述体区与所述第二子侧壁相连，在反偏情况下，所述体区与所述第二子侧壁相连处会形成沟道区，而所述第二子侧壁表面设置有双层氮氧化硅层，即层叠设置的第一氮氧化硅层和第二氮氧化硅层，所述氮氧化硅的结构与硅接近，其和硅的界面结合好，界面缺陷、界面态密度低，沟道电阻小，最终制得器件的导通电阻小；另外，氮氧化硅在制备过程中无可避免会存在工艺缺陷，而通过设置双层氮氧化硅层可有效避免所述工艺缺陷位于相同位置从而避免漏电通道的形成，进而减少漏电流，提高器件可靠性。(2)本专利技术所述栅介质层还包括位于所述第一子侧壁和所述底部的表面的第一氧化硅层和部分位于所述第一氧化硅层的表面的第二氮氧化硅层，相较于单一的氧化硅层，层叠设置的所述第一氧化硅层和第二氮氧化硅层具有更优的耐压能力，可有效提升器件的耐压性能。附图说明为了更清楚地说明本专利技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1是本专利技术一实施例提供的功率器件芯片的剖面结构示意图；图2是本专利技术一实施例提供的功率器件芯片的制造方法的流程示意图；图3至图10B是本专利技术一实施例提供的功率器件芯片的形成过程的剖面结构示意图。附图标记说明：10：衬底；20：外延层；30：沟槽；31：底部；32：侧壁；32a：第一子侧壁；32b：第二子侧壁；40：体区；50：源区；60：多晶硅栅；70：栅介质层；70a：氧化硅层；70b：第一多晶硅层；70c：第二多晶硅层；70d：氮氧化硅层；70e：氧离子注入层；70f：第三多晶硅层；71：第一氧化硅层；72：第一氮氧化硅层；73：第二氮氧化硅层；74：第二氧化硅层；80：介质层；81：源极接触孔；91：漏极金属层；92：源极金属层。具体实施方式本专利技术主要是针对传统沟槽型垂直双扩散场效应晶体管中二氧化硅绝缘层耐压能力差、容易产生沟道漏电的问题提供一种解决方案。为了使本专利技术的目的、技术方案和有益技术效果更加清晰明白，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。在本专利技术的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该专利技术产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本专利技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本专利技术的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。请参阅图1，一种功率器件芯片，其包括：第一导电类型的衬底10；形成于所述衬底10的上表面的第一导电类型的外延层20；开设在所述外延层20中的沟槽30，所述沟槽30具有底部31和侧壁32，所述侧壁32包括靠近所述底部31的第一子侧壁32a和与所述第一子侧壁32a连接的第二子侧壁32b；位于所述外延层20内所述沟槽30两侧的第二导电类型的体区40，所述体区40与所述第二子侧壁32b相连；位于所述体区40内的第一导电类型的源区50；填充在所述沟槽30内的多晶硅栅60；位于所述多晶硅栅60与所述外延层20之间的栅介质层70；其特征在于，所述栅介质层70包括：形成于所述底部31和所述第一子侧壁32a的表面的第一氧化硅层71；形成于所述本文档来自技高网...

【技术保护点】
1.一种功率器件芯片，其包括：第一导电类型的衬底；形成于所述衬底的上表面的第一导电类型的外延层；其特征在于，所述功率器件芯片还包括：开设在所述外延层中的沟槽，所述沟槽具有底部和侧壁，所述侧壁包括靠近所述底部的第一子侧壁和与所述第一子侧壁连接的第二子侧壁；位于所述外延层内所述沟槽两侧的第二导电类型的体区，所述体区与所述第二子侧壁相连；位于所述体区内的第一导电类型的源区；填充在所述沟槽内的多晶硅栅；位于所述多晶硅栅与所述外延层之间的栅介质层；所述栅介质层包括：形成于所述第一子侧壁和所述底部的表面的第一氧化硅层；形成于所述第二子侧壁的表面的第一氮氧化硅层；形成于所述第一氧化硅层和所述第一氮氧化硅层的表面的第二氮氧化硅层。

【技术特征摘要】
1.一种功率器件芯片，其包括：第一导电类型的衬底；形成于所述衬底的上表面的第一导电类型的外延层；其特征在于，所述功率器件芯片还包括：开设在所述外延层中的沟槽，所述沟槽具有底部和侧壁，所述侧壁包括靠近所述底部的第一子侧壁和与所述第一子侧壁连接的第二子侧壁；位于所述外延层内所述沟槽两侧的第二导电类型的体区，所述体区与所述第二子侧壁相连；位于所述体区内的第一导电类型的源区；填充在所述沟槽内的多晶硅栅；位于所述多晶硅栅与所述外延层之间的栅介质层；所述栅介质层包括：形成于所述第一子侧壁和所述底部的表面的第一氧化硅层；形成于所述第二子侧壁的表面的第一氮氧化硅层；形成于所述第一氧化硅层和所述第一氮氧化硅层的表面的第二氮氧化硅层。2.根据权利要求1所述的功率器件芯片，其特征在于，所述栅介质层还包括位于所述沟槽底部的所述外延层内的第二氧化硅层。3.根据权利要求1所述的功率器件芯片，其特征在于，所述外延层及所述多晶硅栅的上表面形成有介质层，所述介质层内设置有多个贯穿所述介质层的接触孔。4.根据权利要求3所述的功率器件芯片，其特征在于，所述介质层上形成有分别与所述源区连接的源极金属层和与所述多晶硅栅连接的栅极金属层，所述衬底的下表面形成有漏极金属层。5.一种功率器件芯片的制造方法，其特征在于，其包括如下步骤：S1：提供第一导电类型的衬底，所述衬底上表面生长有第一导电类型的外延层，所述外延层内形成有沟槽，所述沟槽具有底部和侧壁，所述侧壁包括靠近所述底部的第一子侧壁和与所述第一子侧壁连接的第二子侧壁；S2：在所述沟槽的底部和侧壁的表面生长氧化硅层；S3：在所述氧化硅层的表面生长第一多晶硅层；S4：回刻蚀所述第一多晶硅层和所述氧化硅层以使所述第二子侧壁暴露，同时形成位于所述第一子侧壁和所述底部的表面的...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：深圳市诚朗科技有限公司，
类型：发明
国别省市：广东,44