半导体器件及其制造方法技术

一种半导体器件及其制造方法。所述半导体器件，包括第一导电型第一掺杂区域、第二导电型第二掺杂区域、源极区、漏极区、栅绝缘膜和栅电极。第一导电型第一掺杂区域形成在基板区中。第二导电型第二掺杂区域形成在基板中并与第一导电型第一掺杂区域间隔开。源极区形成在第一导电型第一掺杂区域中。漏极区形成在第二导电型第二掺杂区域中。栅绝缘膜形成在源极区和漏极区之间。栅绝缘膜的第一端的厚度与栅绝缘膜的第二端的厚度不同。栅电极形成在栅绝缘膜上。

Semiconductor Devices and Their Manufacturing Methods

The invention relates to a semiconductor device and a manufacturing method thereof. The semiconductor device comprises a first doping region of the first conductive type, a second doping region of the second conductive type, a source region, a drain region, a gate insulating film and a gate electrode. The first conductive first doping region is formed in the substrate region. The second doping region of the second conductive type is formed in the substrate and separated from the first doping region of the first conductive type. The source region is formed in the first doping region of the first conductive type. The drain region is formed in the second doping region of the second conductive type. The gate insulating film is formed between the source and drain regions. The thickness of the first end of the gate insulating film is different from that of the second end of the gate insulating film. The gate electrode is formed on the gate insulating film.

【技术实现步骤摘要】
半导体器件及其制造方法相关申请的交叉引用本申请要求于2017年7月13日向韩国知识产权局提交的韩国专利申请第10-2017-0089116号的权益，其全部公开内容通过引用结合于此以用于所有目的。
本公开内容涉及一种半导体器件及其制造方法，更具体地，涉及一种用于显示驱动器IC的电平移位器块的包括台阶栅绝缘膜或连接绝缘膜的N沟道延伸漏极MOS(nEDMOS)及其制造方法。
技术介绍
电平移位器块是在包括在移动设备中的显示驱动器IC中将电压电平从低电压升高至高电压的器件。因为电平移位器块基本上被提供用于所有通道，电平移位器块在显示驱动器IC中占据相对大的面积。尽管已经努力减小常规电平移位器块的占用面积，但由于期望的驱动电流，难以获得积极的结果。双扩散金属氧化物半导体(DMOS)半导体器件(例如，N沟道横向双扩散MOS(nLDMOS)或N沟道延伸漏极MOS(nEDMOS))已经经常用作电平移位器。在由DMOS半导体器件形成的电平移位器中，由于电平移位器需要承受高漏极电压，因此优选使用厚栅绝缘膜。然而，存在由于栅极输入电压低而无法通过厚栅绝缘膜获得所期望的漏极电流Idsat的问题。此外，由于低本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：基板；第一导电型第一掺杂区域，其形成在所述基板中；第二导电型第二掺杂区域，其与所述第一导电型第一掺杂区域间隔开地形成在所述基板中；源极区，其形成在所述第一导电型第一掺杂区域中；漏极区，其形成在所述第二导电型第二掺杂区域中；栅绝缘膜，其形成在所述源极区和所述漏极区之间，所述栅绝缘膜包括：薄栅绝缘膜，其形成为相比于所述漏极区更靠近所述源极区；厚栅绝缘膜，其形成为相比于所述源极区更靠近所述漏极区；以及连接绝缘膜，其设置在所述薄栅绝缘膜和所述厚栅绝缘膜之间，并且所述连接绝缘膜的厚度从所述薄栅绝缘膜的厚度变化至所述厚栅绝缘膜的厚度；以及栅电极，其形成在所述薄栅绝缘膜、所述厚栅绝...

【技术特征摘要】
2017.07.13 KR 10-2017-00891161.一种半导体器件，包括：基板；第一导电型第一掺杂区域，其形成在所述基板中；第二导电型第二掺杂区域，其与所述第一导电型第一掺杂区域间隔开地形成在所述基板中；源极区，其形成在所述第一导电型第一掺杂区域中；漏极区，其形成在所述第二导电型第二掺杂区域中；栅绝缘膜，其形成在所述源极区和所述漏极区之间，所述栅绝缘膜包括：薄栅绝缘膜，其形成为相比于所述漏极区更靠近所述源极区；厚栅绝缘膜，其形成为相比于所述源极区更靠近所述漏极区；以及连接绝缘膜，其设置在所述薄栅绝缘膜和所述厚栅绝缘膜之间，并且所述连接绝缘膜的厚度从所述薄栅绝缘膜的厚度变化至所述厚栅绝缘膜的厚度；以及栅电极，其形成在所述薄栅绝缘膜、所述厚栅绝缘膜和所述连接绝缘膜上，其中，所述薄栅绝缘膜的下表面与所述厚栅绝缘膜的下表面共面，并且所述栅电极覆盖所述厚栅绝缘膜的长度的一半以上。2.根据权利要求1所述的半导体器件，其中，所述连接绝缘膜的上表面具有斜面。3.根据权利要求1所述的半导体器件，其中，所述第一导电型第一掺杂区域形成为在所述源极区至所述漏极区的方向上延伸至所述薄栅绝缘膜的部分区域。4.根据权利要求1所述的半导体器件，其中，所述第二导电型第二掺杂区域形成为在所述漏极区至所述源极区的方向上延伸至所述薄栅绝缘膜的部分区域。5.根据权利要求1所述的半导体器件，其中，所述第二导电型第二掺杂区域形成为在所述漏极区至所述源极区的方向上仅延伸至所述厚栅绝缘膜的部分区域。6.根据权利要求1所述的半导体器件，其中，所述第二导电型第二掺杂区域形成为在所述漏极区至所述源极区的方向上延伸至所述连接绝缘膜的部分区域。7.根据权利要求1所述的半导体器件，其中，所述连接绝缘膜将所述薄栅绝缘膜和所述厚栅绝缘膜彼此连接。8.根据权利要求1所述的半导体器件，还包括：在所述基板中顺序形成的第一隔离区、第二隔离区和第三隔离区；形成在所述第一隔离区和所述第三隔离区之间的第二导电型深阱区；以及形成在所述第二隔离区和所述第三隔离区之间并与所述第二导电型深阱区接触的第一导电型阱区。9.根据权利要求1所述的半导体器件，其中，所述漏极区与所述厚栅绝缘膜间隔开。10.根据权利要求1所述的半导体器件，还包括：设置在所述漏极区和所述厚栅绝缘膜之间的硅化物阻挡绝缘膜，其中，所述硅化物阻挡绝缘膜与所述基板的上表面接触。11.根据权利要求1所述的半导体器件，还包括：设置在所述漏极区和所述厚栅绝缘膜之间的硅化物阻挡绝缘膜...

【专利技术属性】
技术研发人员：金国焕，孙振荣，
申请(专利权)人：美格纳半导体有限公司，
类型：发明
国别省市：韩国,KR