一种屏蔽栅MOSFET制造技术

一种屏蔽栅MOSFET，属于半导体功率器件技术领域。器件包括从下至上依次层叠设置的漏极、衬底、漂移区和金属化源极，在漂移区中设置有工作元胞区和泄流元胞区；泄流元胞区位于工作元胞旁侧，由于其不含有源极区，并且泄流元胞中屏蔽栅电极与金属化源极之间具有电阻R，使得器件动态过程中泄流元胞区的屏蔽栅电极和漂移区构成电容CDS1与电阻R形成RC回路，产生位移电流，以此使得泄流元胞相比工作元胞的静态雪崩击穿电压更低，从而将雪崩击穿点固定在泄流元胞处，故使得雪崩电流将通过泄流元胞上方的源电极流出，同时因为不存在寄生BJT，故完全杜绝了寄生BJT导通的可能性。因此，本发明专利技术能够避免寄生BJT开启所造成的二次击穿，有效提高了器件的可靠性。

【技术实现步骤摘要】
一种屏蔽栅MOSFET
本专利技术属于功率半导体
，具体涉及一种屏蔽栅MOSFET。
技术介绍
DC/DC研究人员一直面临着提高效率和功率密度的挑战。而功率MOSFET技术的不断进步帮助他们得以实现这一目标。导通阻抗Rds(on)和栅极电荷Qg中，一般总是一个减小则另一个增大，故功率MOSFET设计人员必须考虑到二者之间的权衡。而屏蔽栅MOSFET(ShieldedGateTrenchMOSFET)作为一种基于传统沟槽式MOSFET(U-MOSFET)的改进型MOSFET，可以做到减小Rds(on)的同时不影响Qg。相比U-MOSFET，屏蔽栅MOSFET的开关速度更快，开关损耗更低；同时，屏蔽栅MOSFET利用其屏蔽栅多晶层作为“体内场板”来降低漂移区的电场，由此获得了更高的击穿电压。功率DMOS在电路应用中，当其漏极电压变化率(dv/dt)过大、漏极电压过冲过高时，会带来可靠性问题，甚至造成器件失效。这是因为漏源之间存在PN结势垒电容(CDS)，而漏极电压的变化会造成CDS的充放电，以N沟道器件为例，其中的空穴电流将流经N+源区下方的P-body区到达P+接触区，将在寄生BJT的基区电阻Rb上产生正向压降。当漏极电压过冲过高时，还有可能发生漏源PN结的雪崩击穿，雪崩电流和CDS充放电电流叠加在一起，将使寄生BJT基区电阻Rb上的正向压降更高，如果产生的压降大于寄生BJT的正向导通压降时，寄生BJT的发射极正偏，进入正向放大工作区，可能会造成器件的热烧毁。屏蔽栅MOSFET作为一类功率DMOS器件，在动态过程中也必然需要考虑由于dv/dt过大、漏极电压过冲过高带来的失效问题。
技术实现思路
鉴于上文所述，本专利技术的目的在于提供一种防止寄生双极型晶体管BJT开启的一种屏蔽栅MOSFET。通过在传统屏蔽栅MOSFET工作元胞旁侧设置不具有源极区的泄流元胞，并在泄流元胞中屏蔽栅电极与金属化源极之间引入电阻R，使得器件动态过程中泄流元胞区的屏蔽栅电极和漂移区构成电容CDS1与电阻R形成RC回路，产生位移电流，以此抬高屏蔽栅电位，从而将雪崩击穿点固定在泄流元胞处，以此防止寄生BJT开启。本专利技术采用的技术方案如下：一种屏蔽栅MOSFET，包括从下至上依次层叠设置的金属化漏极1、第一导电类型半导体衬底2。第一导电类型半导体漂移区3和金属化源极12；其特征在于，第一导电类型半导体漂移区3中设置有工作元胞区和泄流元胞区；所述工作元胞区包括：第二导电类型半导体体区一4、第一导电类型半导体重掺杂源区一5、第二导电类型半导体重掺杂接触区一6、第一屏蔽栅结构和第一控制栅结构；所述第二导电类型半导体体区一4设置在第一导电类型半导体漂移区3顶层两侧；所述第一导电类型半导体重掺杂源区一5和第二导电类型半导体重掺杂接触区一6并排设置在第二导电类型半导体体区一4的顶层并且与其上方的金属化源极12相接触；所述第一控制栅结构设置在第一屏蔽栅结构的上方且二者均设置在两侧的第二导电类型半导体体区一4之间的第一沟槽7内部，所述第一沟槽7自器件顶层垂直穿入第一导电类型半导体漂移区3中；所述第一控制栅结构包括第一控制栅电极10及其周围的控制栅介质层11，所述第一控制栅电极10的深度大于第二导电类型半导体体区一4的结深，第一控制栅电极10通过控制栅介质层11与其上方的金属化源极12以及其周侧的第二导电类型半导体体区一4和第一导电类型半导体重掺杂源区一5相接触；所述第一屏蔽栅结构包括第一屏蔽栅电极9及其周围的第一屏蔽栅介质层8；所述第一屏蔽栅电极9的深度小于第一导电类型半导体漂移区3的结深，第一屏蔽栅电极9通过第一屏蔽栅介质层8与其上方的第一控制栅电极10以及其周侧的第一导电类型半导体漂移区3相接触；所述泄流元胞区包括：第二导电类型半导体体区二41、第二导电类型半导体重掺杂接触区二61和第二屏蔽栅结构；所述第二导电类型半导体体区二41设置在第一导电类型半导体漂移区3顶层两侧；所述第二导电类型半导体重掺杂接触区二61设置在第二导电类型半导体体区二41的顶层；第二导电类型半导体体区二41和第二导电类型半导体重掺杂接触区二61与其上方的金属化源极12相接触；所述第二屏蔽栅结构设置在两侧的第二导电类型半导体体区二41之间的第二沟槽71内部，所述第二沟槽71自器件顶层垂直穿入第一导电类型半导体漂移区3中；所述第二屏蔽栅结构包括第二屏蔽栅电极91及其周围的第二屏蔽栅介质层81；第二屏蔽栅电极91的深度小于第一导电类型半导体漂移区3的结深，第二屏蔽栅电极91通过第二屏蔽栅介质层81与其上方的金属化源极12、周侧的第二导电类型半导体体区二41和第一导电类型半导体漂移区3相接触；工作元胞区的第一屏蔽栅电极9与金属化源极12等电位，泄流元胞区的第二屏蔽栅电极91与金属化源极12之间具有电阻。进一步地，所述电阻能够在器件动态过程中与泄流元胞区的第二屏蔽栅电极91和第一导电类型半导体漂移区3所构成的电容CDS1形成RC回路。进一步地，所述电阻具体通过在泄流元胞的第二屏蔽栅电极91的多晶走线末端与金属化源极12之间增加多晶硅区或者金属区来实现，或者在第二屏蔽栅电极91的上表面设置多晶硅区13或者金属区，所述多晶硅区13或者金属区的上方通过介质层与金属化源极12隔离。进一步地，所述第一导电类型半导体为N型半导体，第二导电类型半导体为P型半导体，此时形成N沟道MOSFET，或者第一导电类型半导体为P型半导体，第二导电类型半导体为N型半导体，此时形成P沟道MOSFET。进一步地，任意两个相邻两个泄流元胞区之间至少间隔一个工作元胞。进一步地，所述第二屏蔽栅结构包括相互独立的第一分裂屏蔽栅电极911、第二分裂屏蔽栅电极912和设置在第一分裂屏蔽栅电极911及第二分裂屏蔽栅电极912周围的第二屏蔽栅介质层81；第一分裂屏蔽栅电极911设置在第二分裂屏蔽栅电极912的上方，第一分裂屏蔽栅电极911与第二分裂屏蔽栅电极912之间直接接触或者通过介质层相隔离，并且第一分裂屏蔽栅电极911的深度大于第二导电类型半导体体区二41的结深。进一步地，所述第二导电类型半导体体区一4的掺杂浓度等于第二导电类型半导体体区二41。进一步地，所述第二导电类型半导体体区4的结深等于第二导电类型半导体体区41的结深。进一步地，本专利技术器件所用半导体的材料为硅、碳化硅、砷化镓、磷化铟或锗硅半导体材料。本专利技术的原理及有益效果具体如下：本专利技术通过在传统屏蔽栅MOSFET的工作元胞旁侧设置泄流元胞，泄流元胞中不含有源极区且并在泄流元胞中屏蔽栅电极与金属化源极之间引入电阻，电阻在器件动态过程中能够与泄流元胞区的第二屏蔽栅电极和第一导电类型半导体漂移区所构成的电容CDS1形成RC回路，产生位移电流。由于位移电流的存在，降低了屏蔽栅对N型漂移区的横向辅助耗尽作用，使得泄流元胞相比工作元胞的静态雪崩击穿电压更低，从而将雪崩击穿点固定在泄流元胞处，因此雪崩电流将通过泄流元胞上方的源电极流出；但由于泄流元胞中不含有源极区，相应也就不存在寄生BJT，这样就完全杜绝了寄生BJT导通的可能性。因此，本专利技术能够避免寄生BJT开启所造成的二次击穿，有效提高了器件的可靠性。附图说明图1是传统屏蔽栅MOSFET的元胞剖面示意图。图2是本专利技术实本文档来自技高网...

【技术保护点】
1.一种屏蔽栅MOSFET，包括从下至上依次层叠设置的金属化漏极(1)、第一导电类型半导体衬底(2)。第一导电类型半导体漂移区(3)和金属化源极(12)；其特征在于，第一导电类型半导体漂移区(3)中设置有工作元胞区和泄流元胞区；所述工作元胞区包括：第二导电类型半导体体区一(4)、第一导电类型半导体重掺杂源区一(5)、第二导电类型半导体重掺杂接触区一(6)、第一屏蔽栅结构和第一控制栅结构；所述第二导电类型半导体体区一(4)设置在第一导电类型半导体漂移区(3)顶层两侧；所述第一导电类型半导体重掺杂源区一(5)和第二导电类型半导体重掺杂接触区一(6)并排设置在第二导电类型半导体体区一(4)的顶层并且与其上方的金属化源极(12)相接触；所述第一控制栅结构设置在第一屏蔽栅结构的上方且二者均设置在两侧的第二导电类型半导体体区一(4)之间的第一沟槽(7)内部，所述第一沟槽(7)自器件顶层垂直穿入第一导电类型半导体漂移区(3)中；所述第一控制栅结构包括第一控制栅电极(10)及其周围的第一控制栅介质层(11)，所述第一控制栅电极(10)的深度大于第二导电类型半导体体区一(4)的结深，第一控制栅电极(10)通过第一控制栅介质层(11)与其上方的金属化源极(12)以及其周侧的第二导电类型半导体体区一(4)和第一导电类型半导体重掺杂源区一(5)相接触；所述第一屏蔽栅结构包括第一屏蔽栅电极(9)及其周围的第一屏蔽栅介质层(8)；所述第一屏蔽栅电极(9)的深度小于第一导电类型半导体漂移区(3)的结深，第一屏蔽栅电极(9)通过第一屏蔽栅介质层(8)与其上方的第一控制栅电极(10)以及其周侧的第一导电类型半导体漂移区(3)相接触；所述泄流元胞区包括：第二导电类型半导体体区二(41)、第二导电类型半导体重掺杂接触区二(61)和第二屏蔽栅结构；所述第二导电类型半导体体区二(41)设置在第一导电类型半导体漂移区(3)顶层两侧；所述第二导电类型半导体重掺杂接触区二(61)设置在第二导电类型半导体体区二(41)的顶层；第二导电类型半导体体区二(41)和第二导电类型半导体重掺杂接触区二(61)与其上方的金属化源极(12)相接触；所述第二屏蔽栅结构设置在两侧的第二导电类型半导体体区二(41)之间的第二沟槽(71)内部，所述第二沟槽(71)自器件顶层垂直穿入第一导电类型半导体漂移区(3)中；所述第二屏蔽栅结构包括第二屏蔽栅电极(91)及其周围的第二屏蔽栅介质层(81)；第二屏蔽栅电极(91)的深度小于第一导电类型半导体漂移区(3)的结深，第二屏蔽栅电极(91)通过第二屏蔽栅介质层(81)与其上方的金属化源极(12)、周侧的第二导电类型半导体体区二(41)和第一导电类型半导体漂移区(3)相接触；工作元胞区的第一屏蔽栅电极(9)与金属化源极(12)等电位，泄流元胞区的第二屏蔽栅电极(91)与金属化源极(12)之间具有电阻。...

【技术特征摘要】
1.一种屏蔽栅MOSFET，包括从下至上依次层叠设置的金属化漏极(1)、第一导电类型半导体衬底(2)。第一导电类型半导体漂移区(3)和金属化源极(12)；其特征在于，第一导电类型半导体漂移区(3)中设置有工作元胞区和泄流元胞区；所述工作元胞区包括：第二导电类型半导体体区一(4)、第一导电类型半导体重掺杂源区一(5)、第二导电类型半导体重掺杂接触区一(6)、第一屏蔽栅结构和第一控制栅结构；所述第二导电类型半导体体区一(4)设置在第一导电类型半导体漂移区(3)顶层两侧；所述第一导电类型半导体重掺杂源区一(5)和第二导电类型半导体重掺杂接触区一(6)并排设置在第二导电类型半导体体区一(4)的顶层并且与其上方的金属化源极(12)相接触；所述第一控制栅结构设置在第一屏蔽栅结构的上方且二者均设置在两侧的第二导电类型半导体体区一(4)之间的第一沟槽(7)内部，所述第一沟槽(7)自器件顶层垂直穿入第一导电类型半导体漂移区(3)中；所述第一控制栅结构包括第一控制栅电极(10)及其周围的第一控制栅介质层(11)，所述第一控制栅电极(10)的深度大于第二导电类型半导体体区一(4)的结深，第一控制栅电极(10)通过第一控制栅介质层(11)与其上方的金属化源极(12)以及其周侧的第二导电类型半导体体区一(4)和第一导电类型半导体重掺杂源区一(5)相接触；所述第一屏蔽栅结构包括第一屏蔽栅电极(9)及其周围的第一屏蔽栅介质层(8)；所述第一屏蔽栅电极(9)的深度小于第一导电类型半导体漂移区(3)的结深，第一屏蔽栅电极(9)通过第一屏蔽栅介质层(8)与其上方的第一控制栅电极(10)以及其周侧的第一导电类型半导体漂移区(3)相接触；所述泄流元胞区包括：第二导电类型半导体体区二(41)、第二导电类型半导体重掺杂接触区二(61)和第二屏蔽栅结构；所述第二导电类型半导体体区二(41)设置在第一导电类型半导体漂移区(3)顶层两侧；所述第二导电类型半导体重掺杂接触区二(61)设置在第二导电类型半导体体区二(41)的顶层；第二导电类型半导体体区二(41)和第二导电类型半导体重掺杂接触区二(61)与其上方的金属化源极(12)相接触；所述第二屏蔽栅结构设置在两侧的第二导电类型半导体体区二(41)之间的第二沟槽(71)内部，所述第二沟槽(71)自器件顶层垂直穿入第一导电类型半导体漂移区(3)中；所述第二屏蔽栅结构包括第二屏蔽栅电极(91)及其周围的第二屏蔽栅介质层(81)；第二屏蔽栅电...

【专利技术属性】
技术研发人员：任敏，杨梦琦，马怡宁，李泽宏，高巍，张金平，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川,51