沟槽栅MOSFET及制造方法技术

本发明专利技术公开了一种沟槽栅MOSFET，包括内部区域和边缘区域，边缘区域位于导通区的边缘，用于将导通区中各原胞的栅极结构引出；内部区域中形成有第一沟槽，在边缘区域中形成有宽度大于等于第一沟槽的第二沟槽。在各第一沟槽的内侧表面形成有第一栅介质层，在第二沟槽的内侧表面形成有厚度大于第一栅介质层的第二栅介质层；在第一和二沟槽中都填充有多晶硅栅，各多晶硅栅通过在第二沟槽的多晶硅栅的顶部形成的接触孔连接到栅极。本发明专利技术还公开了一种沟槽栅MOSFET的制造方法。本发明专利技术能提高边缘区域的耐压能力且使器件的击穿发生于内部区域中，改善器件的抗冲击能力。

Groove Gate MOSFET and Its Manufacturing Method

The invention discloses a groove gate MOSFET, which comprises an inner region and an edge region, the edge region is located at the edge of the conduction region, and is used to extract the grid structure of each cell in the conduction region; a first groove is formed in the inner region, and a second groove with a width greater than or equal to the first groove is formed in the edge region. A first gate dielectric layer is formed on the inner surface of each first groove, and a second gate dielectric layer thicker than the first gate dielectric layer is formed on the inner surface of the second groove. Polycrystalline silicon gates are filled in both the first and second grooves, and the polycrystalline silicon gates are connected to the grid through contact holes formed at the top of the polycrystalline silicon gate of the second groove. The invention also discloses a manufacturing method of trench gate MOSFET. The invention can improve the voltage withstanding ability of the edge region, make the breakdown of the device occur in the inner region, and improve the impact resistance of the device.

【技术实现步骤摘要】
沟槽栅MOSFET及制造方法
本专利技术涉及一种半导体集成电路制造领域，特别是涉及一种沟槽栅MOSFET。本专利技术还涉及一种沟槽栅MOSFET的制造方法。
技术介绍
如图1所示，是现有沟槽栅MOSFET的结构示意图；现有沟槽栅MOSFET包括内部区域和边缘区域，图1的剖面图中用虚线AA将内部区域和边缘区域分割开来，内部区域用标记201表示，边缘区域用标记202表示。所述内部区域为沟槽栅MOSFET的导通区，由多个原胞周期性排列组成；所述边缘区域位于所述导通区的边缘，用于将所述导通区中各原胞的栅极结构引出；现有沟槽栅MOSFET的器件结构包括：半导体衬底如硅衬底101，形成于半导体衬底101表面的外延层102，漂移区由该外延层102组成。沟槽栅的沟槽形成于外延层102中，其中内部区域中的沟槽都用标记111a标示，边缘区域中有一个较宽的沟槽111b，也即沟槽111b的宽度会大于沟槽111a的宽度。在沟槽111a和111b的内侧表面形成有栅介质层如栅氧化层103以及在内部填充有多晶硅并形成多晶硅栅104。各沟槽111a和202都互相连通，各沟槽111a和202中的多晶硅栅104也互相连接在一起。体区105形成于外延层即漂移区102的表面，体区105一般由阱区组成，被多晶硅栅104侧面覆盖的体区105表面用于形成沟道。源区106形成于内部区域的体区105表面，在边缘区域中的体区105的表面没有形成源区106。层间膜107覆盖在外延层102的表面。接触孔108穿过层间膜107和底部掺杂区连接。在层间膜107的顶部形成有正面金属层110，正面金属层110图形化后形成栅极和源极。可以看出，栅极通过接触孔108和底部的形成于沟槽111b中的多晶硅栅104连接，其它各多晶硅栅4都通过沟槽111b中的多晶硅栅4连接到栅极。源极通过接触孔108和底部的源区106连接。而且为了实现源极和体区105的连接，源区106对应的接触孔108的底部需要穿过所述源区106和体区105实现连接，且在该接触孔108的底部形成有体区接触区109，体区接触区109用于和接触孔108形成良好的欧姆接触。沟槽111b的宽度之所以设置为大于沟槽111a的宽度，是因为在沟槽111b的顶部需要形成接触孔108，宽的沟槽111b更容易实现和接触孔108之间的套准。现有工艺中，沟槽111a和202都是采用相同的工艺形成，由于沟槽111b的宽度大于沟槽111a的宽度，相应相同的刻蚀工艺之后，沟槽111b的深度也会大于沟槽111a的深度。在器件反向耐压时，沟槽111b的底部电场会大于器件内部电场，故击穿多发生于此即边缘区域的沟槽111b的底部。由于器件内部区域的击穿电流的分布会更加均匀，故边缘击穿后的电流通路的均匀性会弱于器件内部击穿。而现有结构中由于沟槽111b的深度较深而使得器件都为边缘击穿，边缘击穿后的电流通路分布的均匀性较差，会降低器件的性能。
技术实现思路
本专利技术所要解决的技术问题是提供一种沟槽栅MOSFET，能提高器件的击穿电压并提高器件的性能。为此，本专利技术还提供一种沟槽栅MOSFET的制造方法。为解决上述技术问题，本专利技术提供一种的沟槽栅MOSFET包括内部区域和边缘区域，所述内部区域为沟槽栅MOSFET的导通区，由多个原胞周期性排列组成；所述边缘区域位于所述导通区的边缘，用于将所述导通区中各原胞的栅极结构引出。在所述内部区域和所述边缘区域中都形成有第一导电类型的漂移区和第二导电类型的体区，所述体区位于所述漂移区的表面；所述漂移区形成于半导体衬底表面。所述内部区域中形成有第一沟槽，在所述边缘区域中形成有宽度大于等于所述第一沟槽的第二沟槽；各所述第一沟槽和所述第二沟槽采用相同工艺同时形成且互相连通。在各所述第一沟槽的内侧表面形成有第一栅介质层，所述第一栅介质层还延伸到所述内部区域的所述第一沟槽的外部表面上；在所述第二沟槽的内侧表面形成有第二栅介质层，所述第二栅介质层还延伸到所述边缘区域的所述第二沟槽的外部表面上。在各所述第一沟槽和所述第二沟槽中都填充有多晶硅栅且各所述多晶硅栅相互连接，各所述多晶硅栅通过在所述第二沟槽的所述多晶硅栅的顶部形成的接触孔连接到栅极。在所述内部区域中，在所述体区表面形成有由第一导电类型重掺杂区组成的源区，被所述多晶硅栅侧面覆盖的所述体区表面用于形成连接所述源区和底部漂移区的沟道。在所述边缘区域中，所述源区不形成于所述体区表面，被所述多晶硅栅侧面覆盖的所述体区表面也不形成沟道。所述第二栅介质层的厚度大于所述第一栅介质层的厚度，通过增加所述第二栅介质层的厚度来降低所述边缘区域中的电场强度并提高所述边缘区域的耐压能力且使器件的击穿发生于所述内部区域中，改善器件的抗冲击能力。进一步的改进是，在所述内部区域的最外侧的数个和所述第二沟槽相邻的所述第一沟槽的内侧表面也形成有所述第二栅介质层，所述第二栅介质层还延伸到对应的所述第一沟槽的外部表面，使所述边缘区域的耐压能力进一步提高。进一步的改进是，还包括：源极，所述栅极和所述源极都是由正面金属层图形化形成；所述源区和所述体区通过顶部的所述接触孔连接到所述源极。在所述漂移区背面形成有第一导电类型重掺杂的漏区，背面金属层和所述漏区接触并作为漏极。进一步的改进是，所述半导体衬底为硅衬底。进一步的改进是，所述第一栅介质层为氧化层，所述第二栅介质层为氧化层。进一步的改进是，所述第二沟槽的数量为一个。进一步的改进是，所述第二栅介质层的厚度为进一步的改进是，所述沟槽栅MOSFET为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述沟槽栅MOSFET为P型器件，第一导电类型为P型，第二导电类型为N型。为解决上述技术问题，本专利技术提供的沟槽栅MOSFET的制造方法中的沟槽栅MOSFET包括内部区域和边缘区域，所述内部区域为沟槽栅MOSFET的导通区，由多个原胞周期性排列组成；所述边缘区域位于所述导通区的边缘，用于将所述导通区中各原胞的栅极结构引出；其特征在于，沟槽栅MOSFET的形成步骤包括：步骤一、提供一半导体衬底，所述半导体衬底表面具有第一导电类型掺杂区并由该掺杂区组成漂移区；在半导体衬底表面形成硬质掩模层；采用光刻工艺定义出沟槽形成区域，依次对所述沟槽形成区域的所述硬质掩模层和所述半导体衬底进行刻蚀形成沟槽；在形成所述沟槽之后去除所述硬质掩模层。所述沟槽包括位于所述内部区域中的第一沟槽和位于所述外部区域的第二沟槽，所述第二沟槽的宽度大于等于所述第一沟槽的宽度；各所述第一沟槽和所述第二沟槽互相连通。步骤二、采用淀积工艺形成第二栅介质层，所述第二栅介质层形成于所述第一沟槽和所述第二沟槽的内侧表面并延伸到所述第一沟槽和所述第二沟槽的外部表面。步骤三、采用光刻加刻蚀工艺将所述内部区域的所述第二栅介质层都去除，并使所述第二栅介质层保留在所述第二沟槽的内侧表面并延伸到所述边缘区域的所述第二沟槽的外部表面上。步骤四、形成第一栅介质层，所述第一栅介质层形成在各所述第一沟槽的内侧表面并延伸到所述内部区域的所述第一沟槽的外部表面上。所述第二栅介质层的厚度大于所述第一栅介质层的厚度，通过增加所述第二栅介质层的厚度来降低所述边缘区域中的电场强度并提高所述边缘区域的耐压能力且使器件的击穿发生于所述内部区域中，改善器件的本文档来自技高网...

【技术保护点】
1.一种沟槽栅MOSFET，包括内部区域和边缘区域，所述内部区域为沟槽栅MOSFET的导通区，由多个原胞周期性排列组成；所述边缘区域位于所述导通区的边缘，用于将所述导通区中各原胞的栅极结构引出；其特征在于：在所述内部区域和所述边缘区域中都形成有第一导电类型的漂移区和第二导电类型的体区，所述体区位于所述漂移区的表面；所述漂移区形成于半导体衬底表面；所述内部区域中形成有第一沟槽，在所述边缘区域中形成有宽度大于等于所述第一沟槽的第二沟槽；各所述第一沟槽和所述第二沟槽采用相同工艺同时形成且互相连通；在各所述第一沟槽的内侧表面形成有第一栅介质层，所述第一栅介质层还延伸到所述内部区域的所述第一沟槽的外部表面上；在所述第二沟槽的内侧表面形成有第二栅介质层，所述第二栅介质层还延伸到所述边缘区域的所述第二沟槽的外部表面上；在各所述第一沟槽和所述第二沟槽中都填充有多晶硅栅且各所述多晶硅栅相互连接，各所述多晶硅栅通过在所述第二沟槽的所述多晶硅栅的顶部形成的接触孔连接到栅极；在所述内部区域中，在所述体区表面形成有由第一导电类型重掺杂区组成的源区，被所述多晶硅栅侧面覆盖的所述体区表面用于形成连接所述源区和底部漂移区的沟道；在所述边缘区域中，所述源区不形成于所述体区表面，被所述多晶硅栅侧面覆盖的所述体区表面也不形成沟道；所述第二栅介质层的厚度大于所述第一栅介质层的厚度，通过增加所述第二栅介质层的厚度来降低所述边缘区域中的电场强度并提高所述边缘区域的耐压能力且使器件的击穿发生于所述内部区域中，改善器件的抗冲击能力。...

【技术特征摘要】
1.一种沟槽栅MOSFET，包括内部区域和边缘区域，所述内部区域为沟槽栅MOSFET的导通区，由多个原胞周期性排列组成；所述边缘区域位于所述导通区的边缘，用于将所述导通区中各原胞的栅极结构引出；其特征在于：在所述内部区域和所述边缘区域中都形成有第一导电类型的漂移区和第二导电类型的体区，所述体区位于所述漂移区的表面；所述漂移区形成于半导体衬底表面；所述内部区域中形成有第一沟槽，在所述边缘区域中形成有宽度大于等于所述第一沟槽的第二沟槽；各所述第一沟槽和所述第二沟槽采用相同工艺同时形成且互相连通；在各所述第一沟槽的内侧表面形成有第一栅介质层，所述第一栅介质层还延伸到所述内部区域的所述第一沟槽的外部表面上；在所述第二沟槽的内侧表面形成有第二栅介质层，所述第二栅介质层还延伸到所述边缘区域的所述第二沟槽的外部表面上；在各所述第一沟槽和所述第二沟槽中都填充有多晶硅栅且各所述多晶硅栅相互连接，各所述多晶硅栅通过在所述第二沟槽的所述多晶硅栅的顶部形成的接触孔连接到栅极；在所述内部区域中，在所述体区表面形成有由第一导电类型重掺杂区组成的源区，被所述多晶硅栅侧面覆盖的所述体区表面用于形成连接所述源区和底部漂移区的沟道；在所述边缘区域中，所述源区不形成于所述体区表面，被所述多晶硅栅侧面覆盖的所述体区表面也不形成沟道；所述第二栅介质层的厚度大于所述第一栅介质层的厚度，通过增加所述第二栅介质层的厚度来降低所述边缘区域中的电场强度并提高所述边缘区域的耐压能力且使器件的击穿发生于所述内部区域中，改善器件的抗冲击能力。2.如权利要求1所述的沟槽栅MOSFET，其特征在于：在所述内部区域的最外侧的数个和所述第二沟槽相邻的所述第一沟槽的内侧表面也形成有所述第二栅介质层，所述第二栅介质层还延伸到对应的所述第一沟槽的外部表面，使所述边缘区域的耐压能力进一步提高。3.如权利要求1所述的沟槽栅MOSFET，其特征在于：还包括：源极，所述栅极和所述源极都是由正面金属层图形化形成；所述源区和所述体区通过顶部的所述接触孔连接到所述源极；在所述漂移区背面形成有第一导电类型重掺杂的漏区，背面金属层和所述漏区接触并作为漏极。4.如权利要求1所述的沟槽栅MOSFET，其特征在于：所述半导体衬底为硅衬底。5.如权利要求4所述的沟槽栅MOSFET，其特征在于：所述第一栅介质层为氧化层，所述第二栅介质层为氧化层。6.如权利要求1所述的沟槽栅MOSFET，其特征在于：所述第二沟槽的数量为一个。7.如权利要求1所述的沟槽栅MOSFET，其特征在于：所述第二栅介质层的厚度为8.如权利要求1-7中任一权利要求所述的沟槽栅MOSFET，其特征在于：所述沟槽栅MOSFET为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述沟槽栅MOSFET为P型器件，第一导电类型为P型，第二导电类型为N型。9.一种沟槽栅MOSFET的制造方法，沟槽栅MOSFET包括内部区域和边缘区域，所述内部区域为沟槽栅MOSFET的导通区，由多个原胞周期性排列组成；所述边缘区域位于所述导通区的边缘，用于将所述导通区中各原胞的栅极结构引出；其特征在于，沟槽栅MOSFET的形成步骤包括：步骤一、提供一半导体衬底，所述半导体衬底表面具有第一导电类型掺杂区并由该掺杂区组成漂移区；在半导体衬底表面形成硬质掩模层；采用光刻工艺定义出沟槽形成区域，依次对所述沟槽形成区域的所述硬质掩模层和所述半导体衬底进行刻蚀形成沟槽；在形成所述沟槽之后去除所述硬质掩模层...

【专利技术属性】
技术研发人员：石磊，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海,31