具有低比导通电阻的分离栅VDMOS器件及其制造方法技术

本发明专利技术提供一种具有低比导通电阻的分离栅VDMOS器件及其制造方法，其元胞结构包括：第一导电类型半导体衬底、第一层第一导电类型半导体漂移区、第二层第一导电类型半导体漂移区、第二导电类型半导体阱区、第一导电类型半导体接触区、第二导电类型半导体接触区、多晶硅栅极、多晶硅分离栅电极、金属源电极、第一氧化层介质、第二氧化层介质、第三氧化层介质、第四氧化层介质、深槽；本发明专利技术优化漂移区浓度分布从而优化电场分布，在相同耐压条件下缩小比导通电阻，当器件工作在开关态切换状态下时，由于积累层漂移区浓度的降低可以使MOS电容耗尽区延伸更宽，对应栅漏电容更小，因此器件的动态损耗更小，本发明专利技术具有更宽的安全工作区。

Separated gate VDMOS devices with low specific on resistance and their fabrication methods

The present invention provides a separated gate VDMOS device with low specific on resistance and its fabrication method. Its cell structure includes: first conductive type semiconductor substrate, first conductive type semiconductor drift region, second conductive type semiconductor drift region, second conductive type semiconductor well region, first conductive type semiconductor contact region and second conductive type semiconductor. Contact zone, polycrystalline silicon gate, polycrystalline silicon separation gate electrode, metal source electrode, first oxide layer medium, second oxide layer medium, third oxide layer medium, fourth oxide layer medium, deep groove; The invention optimizes the concentration distribution of drift zone to optimize the electric field distribution, reduces specific on resistance under the same voltage withstanding condition, and when the device works in switching state, due to accumulation. Reducing the concentration of the drift region of the accumulation layer can make the depletion region of the MOS capacitor extend wider and the corresponding gate leakage capacitance smaller, so the dynamic loss of the device is smaller, and the present invention has a wider safe working area.

【技术实现步骤摘要】
具有低比导通电阻的分离栅VDMOS器件及其制造方法
本专利技术属于功率半导体领域。主要提出了一种具有多层漂移区的分离栅VDMOS器件及其制造方法。通过引入多层漂移区，优化器件关态电场分布，改善分离栅器件的击穿电压和比导通电阻的矛盾关系。
技术介绍
相对于常规VDMOS器件，具有分离栅结构的VDMOS器件因为分离栅的引入具有更优的性能。和常规VDMOS器件相比，引入的分离栅与源极短接，可视作体内场板，通过MOS耗尽的方式对漂移区电场进行调制，使得相同耐压下漂移区浓度可以更高，比导通电阻更低。另一方面，由于分离栅的存在，屏蔽了栅极与漏极间的电容，因此分离栅器件具有更低的栅电荷。对于漂移区尺寸较长的分离栅VDMOS器件，漂移区对称轴电场由于类似RESURF原理具有两个电场峰值，而漂移区中间区域电场较低，可以进一步优化。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种具有低比导通电阻的分离栅VDMOS器件及其制造方法为实现上述专利技术目的，本专利技术技术方案如下：一种具有低比导通电阻的分离栅VDMOS器件，其元胞结构包括：第一导电类型半导体衬底152、第一层第一导电类型半导体漂移区111、第二层第一导电类型半导体漂移区112、第二导电类型半导体阱区122、第一导电类型半导体接触区151、第二导电类型半导体接触区121、多晶硅栅极131、多晶硅分离栅电极132、金属源电极130、第一氧化层介质141、第二氧化层介质142、第三氧化层介质143、第四氧化层介质144、深槽16；第一层第一导电类型半导体漂移区111置于第一导电类型半导体衬底152上方，第二层第一导电类型半导体漂移区112置于第一层第一导电类型半导体漂移区111上方，所述的第一层第一导电类型半导体漂移区111和第二层第一导电类型半导体漂移区112掺杂浓度不相同，深槽16位于元胞两侧，伸入第一导电类型半导体衬底152内，多晶硅栅极131位于槽16内且第一氧化层介质141、第二氧化层介质142和第三氧化层介质143封闭多晶硅栅极131，多晶硅分离栅电极132位于槽16内且第三氧化层介质143和第四氧化层介质144封闭多晶硅分离栅电极132，第二导电类型半导体接触区121伸入到第二导电类型半导体阱区122内，金属源电极130位于两个第一氧化层介质141之间隔离第一导电类型半导体接触区151且深入到第二导电类型半导体接触区121内，第二导电类型半导体接触区121伸入到第二导电类型半导体阱区122内，第二导电类型半导体接触区121和第一导电类型半导体接触区151采用重掺杂，通过金属源电极130将第二导电类型半导体接触区121和第一导电类型半导体接触区151短接。作为优选方式，第二层第一导电类型半导体漂移区112和第二导电类型半导体阱区122之间设有第三层第一导电类型半导体漂移区113、第四层第一导电类型半导体漂移区114…第n层第一导电类型半导体漂移区11n，形成多层漂移区。作为优选方式，金属源电极130位于半导体表面上方第一氧化层介质141之间，金属源电极130在半导体表面将第二导电类型半导体接触区121和第一导电类型半导体接触区151短接，第二导电类型半导体接触区121深度可调。作为优选方式，多晶硅分离栅电极132上表面直角变为圆角，多晶硅栅极131下表面直角变为向下延伸的尖角。作为优选方式，深槽16底端未深入至第一导电类型半导体衬底152，而是位于第1层第一导电类型半导体漂移区至第n层第一导电类型半导体漂移区之间。作为优选方式，第一类导电类型半导体是N型，第二类导电类型半导体是P型，或者第一类导电类型半导体是P型，第二类导电类型半导体是N型。作为优选方式，其半导体是硅，或者碳化硅。作为优选方式，其中多层漂移区的制造方法步骤包括：第一步，在衬底材料外延第一层第一导电类型半导体漂移区111；第二步，在已有第一层第一导电类型半导体漂移区111基础上外延第二层第一导电类型半导体漂移区112；重复上一步，在已有第i-1层漂移区基础上外延第i层第一导电类型半导体漂移区11i；重复上一步直至形成第n层第一导电类型半导体漂移区11n。为实现上述专利技术目的，本专利技术还提供一种具有低比导通电阻的分离栅VDMOS器件的制造方法，其中多层漂移区的制造方法步骤包括：第一步，在衬底材料外延第一层第一导电类型半导体漂移区111；第二步，在已有第一层第一导电类型半导体漂移区111基础上通过高能离子注入及推结形成第二层第一导电类型半导体漂移区112；重复上一步，在已有第i-1层漂移区基础上通过高能离子注入及推结形成第i层第一导电类型半导体漂移区11i；重复上一步直至形成第n层第一导电类型半导体漂移区11n。作为优选方式，所述制造方法中：每一层漂移区通过外延或离子注入及推结实现，最终形成n层漂移区。本专利技术的有益效果为：本专利技术实质是根据分离栅器件在相同介质氧化层厚度条件下，当工作在关态时，靠近衬底一侧的漂移区和靠近沟道一侧的漂移区电位不同，分离栅与介质氧化层和漂移区所构成的MOS结构耗尽能力不同，优化漂移区浓度分布从而优化电场分布，在相同耐压条件下缩小比导通电阻。另一方面，当器件工作在开关态切换状态下时，由于积累层漂移区浓度的降低可以使MOS电容耗尽区延伸更宽，对应栅漏电容更小，因此器件的动态损耗更小。此外，本专利技术具有更宽的安全工作区。附图说明图1为常规的分离栅VDMOS器件结构；图2为实施例1的具有双层漂移区的分离栅VDMOS器件结构示意图；图3为实施例2的具有多层漂移区的分离栅VDMOS器件结构示意图；图4为实施例3的具有多层漂移区的分离栅VDMOS器件结构示意图；图5为实施例4的具有多层漂移区的分离栅VDMOS器件结构示意图；图6为实施例2的具有多层漂移区的分离栅VDMOS器件中多层漂移区的工艺制造流示意图；图7为实施例2的具有多层漂移区的分离栅VDMOS器件的工艺制造流程图；图8(a)-8(j)为实施例2的具有n层漂移区的分离栅VDMOS器件的工艺制造示意图；图9是实施例2的具有多层漂移区的分离栅VDMOS器件和常规分离栅器件的漂移区浓度分布对比图；图10是实施例2的具有多层漂移区的分离栅VDMOS器件和常规分离栅器件的漂移区电场分布对比图；图11是实施例2的具有多层漂移区的分离栅VDMOS器件和常规分离栅器件的击穿电压对比图；图12是实施例2的具有多层漂移区的分离栅VDMOS器件和常规分离栅器件的电流能力对比图；图13是实施例2的具有多层漂移区的分离栅VDMOS器件和常规分离栅器件的栅电荷仿真对比图；其中，111为第一层第一导电类型半导体漂移区，112为第二层第一导电类型半导体漂移区，113为第三层第一导电类型半导体漂移区、114为第四层第一导电类型半导体漂移区…11n为第n层第一导电类型半导体漂移区，121为第二导电类型半导体接触区，122为第二导电类型半导体阱区，130为金属源电极，131为多晶硅栅极，132为多晶硅分离栅电极，141为第一氧化层介质，142为第二氧化层介质，143为第三氧化层介质，144为第四氧化层介质，151为第一导电类型半导体接触区，152为第一导电类型半导体衬底，16为深槽。图1中，11为第一导电类型半导体漂移区，21为第二导电类型半导体接本文档来自技高网...

【技术保护点】
1.一种具有低比导通电阻的分离栅VDMOS器件，其元胞结构包括：第一导电类型半导体衬底(152)、第一层第一导电类型半导体漂移区(111)、第二层第一导电类型半导体漂移区(112)、第二导电类型半导体阱区(122)、第一导电类型半导体接触区(151)、第二导电类型半导体接触区(121)、多晶硅栅极(131)、多晶硅分离栅电极(132)、金属源电极(130)、第一氧化层介质(141)、第二氧化层介质(142)、第三氧化层介质(143)、第四氧化层介质(144)、深槽(16)；第一层第一导电类型半导体漂移区(111)置于第一导电类型半导体衬底(152)上方，第二层第一导电类型半导体漂移区(112)置于第一层第一导电类型半导体漂移区(111)上方，所述的第一层第一导电类型半导体漂移区(111)和第二层第一导电类型半导体漂移区(112)掺杂浓度不相同，深槽(16)位于元胞两侧，伸入第一导电类型半导体衬底(152)内，多晶硅栅极(131)位于槽(16)内且第一氧化层介质(141)、第二氧化层介质(142)和第三氧化层介质(143)封闭多晶硅栅极(131)，多晶硅分离栅电极(132)位于槽(16)内且第三氧化层介质(143)和第四氧化层介质(144)封闭多晶硅分离栅电极(132)，第二导电类型半导体接触区(121)深入到第二导电类型半导体阱区(122)内，金属源电极(130)位于两个第一氧化层介质(141)之间隔离第一导电类型半导体接触区(151)且深入到第二导电类型半导体接触区(121)内，第二导电类型半导体接触区(121)和第一导电类型半导体接触区(151)采用重掺杂，通过金属源电极(130)将第二导电类型半导体接触区(121)和第一导电类型半导体接触区(151)短接。...

【技术特征摘要】
1.一种具有低比导通电阻的分离栅VDMOS器件，其元胞结构包括：第一导电类型半导体衬底(152)、第一层第一导电类型半导体漂移区(111)、第二层第一导电类型半导体漂移区(112)、第二导电类型半导体阱区(122)、第一导电类型半导体接触区(151)、第二导电类型半导体接触区(121)、多晶硅栅极(131)、多晶硅分离栅电极(132)、金属源电极(130)、第一氧化层介质(141)、第二氧化层介质(142)、第三氧化层介质(143)、第四氧化层介质(144)、深槽(16)；第一层第一导电类型半导体漂移区(111)置于第一导电类型半导体衬底(152)上方，第二层第一导电类型半导体漂移区(112)置于第一层第一导电类型半导体漂移区(111)上方，所述的第一层第一导电类型半导体漂移区(111)和第二层第一导电类型半导体漂移区(112)掺杂浓度不相同，深槽(16)位于元胞两侧，伸入第一导电类型半导体衬底(152)内，多晶硅栅极(131)位于槽(16)内且第一氧化层介质(141)、第二氧化层介质(142)和第三氧化层介质(143)封闭多晶硅栅极(131)，多晶硅分离栅电极(132)位于槽(16)内且第三氧化层介质(143)和第四氧化层介质(144)封闭多晶硅分离栅电极(132)，第二导电类型半导体接触区(121)深入到第二导电类型半导体阱区(122)内，金属源电极(130)位于两个第一氧化层介质(141)之间隔离第一导电类型半导体接触区(151)且深入到第二导电类型半导体接触区(121)内，第二导电类型半导体接触区(121)和第一导电类型半导体接触区(151)采用重掺杂，通过金属源电极(130)将第二导电类型半导体接触区(121)和第一导电类型半导体接触区(151)短接。2.根据权利要求1所述的具有低比导通电阻的分离栅VDMOS器件，其特征在于：第二层第一导电类型半导体漂移区(112)和第二导电类型半导体阱区(122)之间设有第三层第一导电类型半导体漂移区(113)、第四层第一导电类型半导体漂移区(114)…第n层第一导电类型半导体漂移区(11n)，形成多层漂移区。3.根据权利要求1所述的具有低比导通电阻的分离栅VDMOS器件，其特征在于：金属源电极(130)位于半导体表面上方第一氧化层介质(141)...

【专利技术属性】
技术研发人员：章文通，叶力，方冬，李珂，林祺，乔明，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川,51