半导体器件制造技术

本发明专利技术提供半导体器件。一个实施方式的半导体器件具有：半导体衬底，其具有第一面、作为第一面的相反面的第二面；第一布线及第二布线，其配置在第一面之上；第一导电膜，其与第一布线电连接；和栅极电极。半导体衬底具有源极区域、漏极区域、漂移区域、体区域。漂移区域配置成在俯视时包围体区域。第一布线配置成在俯视时跨过漂移区域与体区域的边界，并且具有与漂移区域电连接的第一部分。第二布线与源极区域电连接。第一导电膜与第二布线绝缘且与该第二布线相对置。

semiconductor device

The invention provides semiconductor devices. A semiconductor device according to one embodiment has: a semiconductor substrate having a first side and a second side opposite to the first side; a first wiring and a second wiring, which are arranged on the first side; a first conductive film, which is connected to the first wiring; and a gate electrode. Semiconductor substrates have source region, drain region, drift region and bulk region. The drift area is arranged as the enclosure area when looking down. The first wiring is configured to cross the boundary between the drift area and the volume area when looking down, and has a first part electrically connected to the drift area. The second wiring is electrically connected to the source area. The first conductive film is insulated from the second wiring and is opposite to the second wiring.

【技术实现步骤摘要】
半导体器件
本专利技术涉及半导体器件。
技术介绍
作为功率半导体器件，一直以来已知有例如沟槽栅型垂直型的MOSFET(MetalOxideSemiconductorFieldEffectTransistor：金属氧化物半导体场效应晶体管)。在这种沟槽栅型垂直型的MOSFET中产生噪声的情况下，噪声从形成在漂移区域与基极区域之间的pn结的结电容通过。然而，在噪声的频率低的情况下，该结电容的阻抗变大。其结果为，存在噪声变得难以通过该结电容的问题。作为用于解决该问题的半导体器件，提出了日本特开2009-260271号公报(专利文献1)所记载的半导体器件及美国专利5998833号说明书(专利文献2)所记载的半导体器件。专利文献1所述的半导体器件的半导体衬底具有形成有沟槽型垂直型的MOSFET的沟槽MOS区域、和电容形成区域。在电容形成区域中，半导体衬底具有在漂移区域中从主表面朝向背面一侧形成的沟槽、形成于沟槽的表面的绝缘膜、形成在绝缘体膜之上的导电膜。导电膜成为源极电位。因此，在导电膜与漂移区域之间形成有源极-漏极间电容。专利文献2所述的半导体器件在半导体衬底中具有与夹在源极区域及漂移区域间的局部的基极区域绝缘且与该基极区域相对置的栅极电极、和与漂移区域绝缘且与该漂移区域相对置的导电膜。栅极电极及导电膜形成在从半导体衬底的主表面朝向背面一侧形成的沟槽中。导电膜成为源极电位，与栅极电极相比配置在背面一侧。因此，在导电膜与漂移区域之间形成有源极-漏极间电容。根据专利文献1及专利文献2记载的半导体器件，在源极与漏极之间形成了追加的电容，因此，噪声的影响被降低。然而，在专利文献1记载的半导体器件中，存在芯片面积增大的问题点。另外，在专利文献2记载的半导体器件中，与通常的沟槽栅型垂直型的MOSFET相比，存在需要更深地形成沟槽、需要重复进行多次在沟槽内的绝缘膜的形成及蚀刻等而使工艺复杂化这一问题点。
技术实现思路
其他的课题以及新的特征将根据本说明书的记述以及附图而变明朗。一实施方式的半导体器件具有：半导体衬底，其具有第一面、作为第一面的相反面的第二面；第一布线及第二布线，它们配置在第一面之上；第一导电膜，其与第一布线电连接；和栅极电极。半导体衬底具有位于第一面的第一导电型的源极区域、位于第二面的第一导电型的漏极区域、位于漏极区域之上的第一导电型的漂移区域、和夹在源极区域与漂移区域之间的第二导电型的体区域，第二导电型为与第一导电型相反的导电型。漂移区域配置成在俯视时包围体区域。第一布线配置成在俯视时跨过漂移区域与体区域的边界，并且具有与漂移区域电连接的第一部分。栅极电极与夹在源极区域与漂移区域之间的体区域绝缘且与体区域相对置。第二布线与源极区域电连接。第一导电膜与第二布线绝缘且与第二布线相对置。本专利技术的上述以及其他目的、特征、形态以及优点根据结合附图来理解的关于本专利技术的接下来的详细说明而变明朗。附图说明图1是第一实施方式的半导体器件的平面图。图2是图1的II-II处的剖视图。图3是图1的III-III处的剖视图。图4是图1的IV-IV处的剖视图。图5是第一实施方式的半导体器件的等效电路图。图6是示出第一实施方式的半导体器件的制造方法的工序图。图7是在前端工序中的元件区域中的第一实施方式的半导体器件的剖视图。图8是在前端工序中的外周区域中的第一实施方式的半导体器件的剖视图。图9是在第一层间绝缘膜形成工序中的元件区域中的第一实施方式的半导体器件的剖视图。图10是在第一层间绝缘膜形成工序中的外周区域中的第一实施方式的半导体器件的剖视图。图11是在第一接触插塞形成工序中的元件区域中的第一实施方式的半导体器件的剖视图。图12是在第一接触插塞形成工序中的外周区域中的第一实施方式的半导体器件的剖视图。图13是在第二层间绝缘膜形成工序中的元件区域中的第一实施方式的半导体器件的剖视图。图14是在第二层间绝缘膜形成工序中的外周区域中的第一实施方式的半导体器件的剖视图。图15是在第二接触插塞形成工序中的元件区域中的第一实施方式的半导体器件的剖视图。图16是在第二接触插塞形成工序中的外周区域中的第一实施方式的半导体器件的剖视图。图17是在第三层间绝缘膜形成工序中的元件区域中的第一实施方式的半导体器件的剖视图。图18是在第三层间绝缘膜形成工序中的外周区域中的第一实施方式的半导体器件的剖视图。图19是在第三接触插塞形成工序中的元件区域中的第一实施方式的半导体器件的剖视图。图20是在第三接触插塞形成工序中的外周区域中的第一实施方式的半导体器件的剖视图。图21是体区域与漂移区域之间的边界附近的比较例的半导体器件的剖视图。图22是第二实施方式的半导体器件的俯视图。图23是图22的XXIII-XXIII处的剖视图。图24是图22的XXIV-XXIV处的剖视图。图25是图22的XXV-XXV处的剖视图。图26是第三实施方式的半导体器件的俯视图。图27是图26的XXVII-XXVII处的剖视图。图28是图26的XXVIII-XXVIII处的剖视图。图29是图26的XXIX-XXIX处的剖视图。具体实施方式以下，参照附图说明实施方式。在以下的附图中，对同一或相当的部分标注同一附图标记，并不重复说明。(第一实施方式)以下，说明第一实施方式的半导体器件的结构。如图1、图2、图3及图4所示，第一实施方式的半导体器件具有半导体衬底SUB、栅极绝缘膜GO、栅极电极GE、层间绝缘膜ILD、接触插塞CP1、接触插塞CP2、接触插塞CP3、第一导电膜FCL、第一布线WL1、第二布线WL2和第三布线WL3。半导体衬底SUB具有元件区域ER、外周区域PER。外周区域PER位于半导体衬底SUB的外周部。元件区域ER为俯视时的源极区域SR与体区域BR之间的边界内侧的区域。半导体衬底SUB具有第一面FS和第二面SS。第二面SS为第一面FS的相反面。半导体衬底SUB例如使用单晶硅(Si)。但是，半导体衬底SUB所使用的材料不限于此。半导体衬底SUB具有源极区域SR、漏极区域DRA、漂移区域DRI和体区域BR。半导体衬底SUB也可以具有接触区域CNR1、接触区域CNR2和立柱(column)区域CR。源极区域SR的导电型为第一导电型。漏极区域DRA的导电型为第一导电型。漂移区域DRI的导电型为第一导电型。体区域BR的导电型为第二导电型。接触区域CNR1的导电型为第二导电型。接触区域CNR2的导电型为第一导电型。立柱区域CR的导电型为第二导电型。第二导电型为与第一导电型相反的导电型。例如，在第一导电型为n型的情况下，第二导电型为p型。在该情况下，半导体衬底SUB的成为第一导电型的区域(源极区域SR、漏极区域DRA、漂移区域DRI及接触区域CNR2)作为杂质而含有磷(P)、砷(As)等的受主(accepter)元素。半导体衬底SUB的成为第二导电型的区域(体区域BR、接触区域CNR1及立柱区域CR)作为杂质而含有硼(B)、铝(Al)等的受主元素。漂移区域DRI的杂质浓度优选比源极区域SR及漏极区域DRA的杂质浓度低。接触区域CNR1的杂质浓度优选比体区域BR的杂质浓度高。接触区域CNR2的杂质浓度优选比漂移区域DRI的杂质浓度高。源极区域SR配置于第一面FS。漏极区域DRA配置于第二面S本文档来自技高网...

【技术保护点】
1.一种半导体器件，其特征在于，具有：半导体衬底，其具有第一面、作为所述第一面的相反面的第二面；第一布线及第二布线，其配置在所述第一面之上；第一导电膜，其与所述第一布线电连接；和栅极电极，所述半导体衬底具有位于所述第一面的第一导电型的源极区域、位于所述第二面的所述第一导电型的漏极区域、位于所述漏极区域之上的所述第一导电型的漂移区域、和夹在所述源极区域与所述漂移区域之间的第二导电型的体区域，所述第二导电型为与所述第一导电型相反的导电型，所述漂移区域配置成在俯视时包围所述体区域，所述第一布线配置成在俯视时跨过所述漂移区域与所述体区域的边界，并且具有与所述漂移区域电连接的第一部分，所述栅极电极与夹在所述源极区域与所述漂移区域之间的所述体区域绝缘且与所述体区域相对置，所述第二布线与所述源极区域电连接，所述第一导电膜与所述第二布线绝缘且与所述第二布线相对置。

【技术特征摘要】
2017.06.15 JP 2017-1175721.一种半导体器件，其特征在于，具有：半导体衬底，其具有第一面、作为所述第一面的相反面的第二面；第一布线及第二布线，其配置在所述第一面之上；第一导电膜，其与所述第一布线电连接；和栅极电极，所述半导体衬底具有位于所述第一面的第一导电型的源极区域、位于所述第二面的所述第一导电型的漏极区域、位于所述漏极区域之上的所述第一导电型的漂移区域、和夹在所述源极区域与所述漂移区域之间的第二导电型的体区域，所述第二导电型为与所述第一导电型相反的导电型，所述漂移区域配置成在俯视时包围所述体区域，所述第一布线配置成在俯视时跨过所述漂移区域与所述体区域的边界，并且具有与所述漂移区域电连接的第一部分，所述栅极电极与夹在所述源极区域与所述漂移区域之间的所述体区域绝缘且与所述体区域相对置，所述第二布线与所述源极区域电连接，所述第一导电膜与所述第二布线绝缘且与所述第二布线相对置。2.根据权利要求1所述的半导体器件，其特征在于，还具有第二导电膜，该第二导电膜配置成跨过所述边界、且与所述栅极电极电连接。3.根据权利要求2所述的半导体器件，其特征在于，所述第二导电膜沿着所述边界延伸。4.根据权利要求2所述的半导体器件，其特征在于，所述第二导电膜配置成在俯视时与所述第一部分重叠。5.根据权利要求2所述的半导体...

【专利技术属性】
技术研发人员：工藤弘仪，德田悟，打矢聪，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本,JP