半导体结构及其形成方法技术

一种半导体结构及其形成方法，所述形成方法包括：形成基底，所述基底上具有栅极结构；在所述基底上形成第一介质层；去除部分厚度的所述第一介质层，使剩余的第一介质层顶部低于所述栅极结构的顶部；在露出的所述栅极结构侧壁上形成隔离侧墙。所述隔离侧墙能够有效提高栅极结构和后续所形成插塞之间的电隔离性能，有利于减少栅极结构和插塞之间击穿问题的出现，有利于提高所形成半导体结构的可靠性。

Semiconductor Structure and Its Formation Method

A semiconductor structure and its forming method include: forming a base with a gate structure on the base; forming a first dielectric layer on the base; removing part of the thickness of the first dielectric layer so that the top of the remaining first dielectric layer is lower than the top of the gate structure; and forming a isolation side wall on the side wall of the exposed gate structure. The isolation side wall can effectively improve the electrical isolation performance between the gate structure and the subsequent plugs, reduce the occurrence of breakdown problems between the gate structure and the plugs, and improve the reliability of the formed semiconductor structure.

【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术涉及半导体制造领域，特别涉及一种半导体结构及其形成方法。
技术介绍
随着集成电路向超大规模集成电路发展，集成电路内部的电路密度越来越大，所包含的元器件数量也越来越多，元器件的尺寸也随之减小。随着半导体结构尺寸的减小，半导体结构中器件的沟道随之缩短。由于沟道缩短，缓变沟道近似不再成立，而凸显出各种不利的物理效应(特别是短沟道效应)，这使得器件性能和可靠性发生退化，限制了器件尺寸的进一步缩小。为了控制短沟道效应，器件尺寸的进一步缩小要求栅极电容的进一步增大。栅极电容的增大能够通过减薄栅介质层的厚度而实现。但是栅介质层厚度的减小会引起栅极漏电流的增大。为了抑制栅极漏电流，金属栅极结构被引入半导体结构中。金属栅极结构包括金属电极和高K介质层。金属栅极结构能够有效提高栅极电容，同时能够有效抑制栅极漏电流。同时，电路密度的增大，晶圆表面无法提供足够的面积来制造连接线。为了满足元器件缩小后的互连需求，两层及两层以上的多层金属间互连线的设计成为超大规模集成电路技术常采用的方法之一。不同金属层或者金属层与半导体器件之间通过插塞实现连接导通。随着器件尺寸的减小，现有技术所形成半导体结构的可靠性有待提高。
技术实现思路
本专利技术解决的问题是提供一种半导体结构及其形成方法，以提高所形成半导体结构的可靠性。为解决上述问题，本专利技术提供一种半导体结构的形成方法，包括：形成基底，所述基底上具有栅极结构；在所述基底上形成第一介质层；去除部分厚度的所述第一介质层，使剩余的第一介质层顶部低于所述栅极结构的顶部；在露出的所述栅极结构侧壁上形成隔离侧墙。相应的，本专利技术还提供一种半导体结构，包括：基底；栅极结构，位于所述基底上；源漏掺杂区，位于所述栅极结构两侧的基底内；第一介质层，位于所述基底上，所述第一介质层的顶部低于所述栅极结构的顶部；隔离侧墙，位于所述第一介质层上，且设置于所述栅极结构侧壁上。与现有技术相比，本专利技术的技术方案具有以下优点：形成所述第一介质层之后，在所述栅极结构的侧壁上形成隔离侧墙；所述隔离侧墙能够有效提高栅极结构和后续所形成插塞之间的电隔离性能，有利于减少栅极结构和插塞之间击穿问题的出现，有利于提高所形成半导体结构的可靠性。本专利技术可选方案中，形成所述隔离侧墙之后，在剩余的所述第一介质层上形成第二介质层；在所述第一介质层和所述第二介质层内形成贯穿厚度的接触孔；在所述接触孔内形成插塞；形成所述接触孔的过程中，所述第二介质层的刻蚀选择比大于所述隔离侧墙的刻蚀选择比，所以形成所述插塞的过程中，所述隔离侧墙受到刻蚀较少，刻蚀后剩余的隔离侧墙厚度较大；所以将所述隔离侧墙的材料设置为刻蚀选择比较小的材料，能够有效增大所述插塞和所述栅极结构之间的距离，有利于减少击穿问题的出现，有利于提高所形成半导体结构的可靠性。本专利技术可选方案中，所述隔离侧墙的材料包括氮化硅。氮化硅具有较高的刻蚀选择比，将所述隔离侧墙的材料设置为氮化硅基质的材料，能够有效降低所述隔离侧墙在形成所述接触孔过程中受到刻蚀的几率，有利于提高剩余隔离侧墙的厚度，有利于增大所述插塞和所述栅极结构之间的距离，有利于减少击穿问题的出现；而且将所述隔离侧墙的材料设置为氮化硅基质的材料，还可以控制栅极结构和插塞之间材料的介电常数，有利于防止栅极结构和插塞之间寄生电容过大的问题，能够实现刻蚀选择比和寄生电容的兼顾。本专利技术可选方案中，所述隔离侧墙仅位于所述栅极结构侧壁上，所述第一介质层和所述栅极结构顶部上并未形成有所述隔离侧墙；这种做法能够降低形成所述接触孔的工艺难度，减少所述隔离侧墙对后续工艺的影响，有利于提高良率。本专利技术可选方案中，所述隔离侧墙仅位于所述第一介质层露出的所述栅极结构侧壁上，从而控制栅极结构和插塞之间材料的介电常数，有利于防止栅极结构和插塞之间寄生电容过大的问题。附图说明图1是一种半导体结构的剖面结构示意图；图2至图11是本专利技术半导体结构形成方法一实施例各个步骤的剖面结构示意图。具体实施方式由
技术介绍
可知，现有技术所形成的半导体结构存在可靠性欠佳的问题。现结合一种半导体结构分析其可靠性欠佳问题的原因：参考图1，示出了一种半导体结构的剖面结构示意图。所述半导体结构包括：衬底11，所述衬底11上具有鳍部12；金属栅极结构13，横跨所述鳍部12且覆盖所述鳍部12部分顶部和部分侧壁的表面；源漏掺杂区，包括应力层14所述应力层14位于所述金属栅极结构13两侧的所述鳍部12内；层间介质层15，位于所述衬底11上，且覆盖所述鳍部12、所述应力层14以及所述金属栅极结构13；插塞16，所述源漏掺杂区上，与所述应力层14电连接，所述插塞16贯穿所述层间介质层15。随着器件尺寸的减小，源漏掺杂区与所述金属栅极结构13之间的距离越来越小，所述应力层14与所述金属栅极结构13之间的距离也越来越小；所述应力层14与所述金属栅极结构13之间距离的减小，会使所述应力层14上插塞16和所述金属栅极结构13之间距离随之减小。所述插塞16和所述金属栅极结构13之间过小的距离，会使所述插塞16和所述金属栅极结构13之间电隔离性能下降，从而使所述插塞16和所述金属栅极结构13之间(如图1中圈20所示)出现击穿(breakdown)问题的可能性增大。而且为了增大所述插塞16的接触，降低接触电阻，沿远离所述源漏掺杂区的方向，所述插塞16的径向尺寸逐渐增大；所以所述插塞16与所述栅极结构13顶部的距离更小，更容易出现击穿的问题，从而影响了所形成半导体结构的可靠性。为解决所述技术问题，本专利技术提供一种半导体结构及其形成方法，通过在所述栅极结构的侧壁上形成隔离侧墙，以提高栅极结构和后续所形成插塞之间的电隔离性能，从而提高所形成半导体结构的可靠性。为使本专利技术的上述目的、特征和优点能够更为明显易懂，下面结合附图对本专利技术的具体实施例做详细的说明。参考图2至图11，示出了本专利技术半导体结构形成方法一实施例各个步骤的剖面结构示意图。参考图2，形成基底100，所述基底100上具有栅极结构。所述基底100用于为后续步骤提供操作基础。本实施例中，所形成半导体结构为CMOS器件，所以所述基底100包括用于形成PMOS器件的PMOS区100P和用于形成NMOS器件的NMOS区100N。本专利技术其他实施例中，所形成半导体器件也可以仅为PMOS器件或者仅为NMOS器件，则所述基底仅具有PMOS区或者仅具有NMOS区。本实施例中，所述PMOS区100P的基底100与所述NMOS区100N的基底100间隔设置。本专利技术其他实施例中，所述PMOS区100P的基底100与所述NMOS区100N的基底100也可以相邻设置。本实施例中，所形成半导体结构具有鳍式结构，所述基底100包括衬底110和位于所述衬底110上分立的鳍部120。本专利技术其他实施例中，所形成半导体结构也可以为平面结构，所述基底也可以为平面衬底。本实施例中，所述基底100还包括：隔离层(图中未标示)，填充于相邻鳍部120之间。所述衬底110用于提供工艺操作平台；所形成半导体结构的沟道位于所述鳍部120内。本实施例中，所述衬底110材料为单晶硅。本专利技术其他实施例中，所述衬底的材料还可以选自多晶硅、非晶硅或者锗、锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。本专利技术另一些本文档来自技高网...

【技术保护点】
1.一种半导体结构的形成方法，其特征在于，包括：形成基底，所述基底上具有栅极结构；在所述基底上形成第一介质层；去除部分厚度的所述第一介质层，使剩余的第一介质层顶部低于所述栅极结构的顶部；在露出的所述栅极结构侧壁上形成隔离侧墙。

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：形成基底，所述基底上具有栅极结构；在所述基底上形成第一介质层；去除部分厚度的所述第一介质层，使剩余的第一介质层顶部低于所述栅极结构的顶部；在露出的所述栅极结构侧壁上形成隔离侧墙。2.如权利要求1所述的形成方法，其特征在于，所述隔离侧墙的材料包括氮化硅。3.如权利要求1所述的形成方法，其特征在于，所述隔离侧墙的厚度在8nm到20nm范围内。4.如权利要求1所述的形成方法，其特征在于，形成所述隔离侧墙的步骤包括：形成侧墙材料层，所述侧墙材料层覆盖所述栅极结构和剩余的所述第一介质层的表面；去除所述栅极结构顶部和所述第一介质层上的侧墙材料层，形成所述隔离侧墙。5.如权利要求4所述的形成方法，其特征在于，通过原子层沉积的方式形成所述侧墙材料层。6.如权利要求4所述的形成方法，其特征在于，通过干法刻蚀的方式去除所述栅极结构顶部和所述第一介质层上的侧墙材料层。7.如权利要求1所述的形成方法，其特征在于，所述栅极结构上还具有栅极掩膜；所述隔离侧墙还位于所述栅极掩膜的侧壁上。8.如权利要求1所述的形成方法，其特征在于，去除到厚度范围的所述第一介质层，使剩余的第一介质层顶部低于所述栅极结构的顶部。9.如权利要求1所述的形成方法，其特征在于，所述栅极结构两侧的基底内具有源漏掺杂区；形成所述隔离侧墙之后，所述形成方法还包括：在剩余的所述第一介质层上形成第二介质层；形成贯穿所述第一介质层和所述第二介质层的接触孔，所述接触孔底部露出所述源漏掺杂区；在所述接触孔内形成插塞。10.如权利要求9所述的形成方法，其特征在于，形成所述接触孔的过程中，所述第二介质层的刻蚀选择比大于所述隔离侧墙的刻蚀选择比。11.如权利要求9所述的形成方法，其特征在于，沿远离所述源漏掺杂区的方向，所述插塞的径向...

【专利技术属性】
技术研发人员：周飞，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31