半导体装置及其制造方法制造方法及图纸

半导体装置及其制造方法。本文中提供的可以是一种半导体装置。该半导体装置可以包括：第一基板；第二基板，该第二基板设置在所述第一基板上；堆叠，该堆叠设置在所述第二基板上并且包括叠置的存储单元；以及放电接触结构，该放电接触结构将所述第二基板与所述第一基板电联接，使得所述第二基板中的电荷被释放至所述第一基板。

【技术实现步骤摘要】
半导体装置及其制造方法
本公开的各种实施方式总体上涉及电子装置，并且更具体地，涉及半导体装置及其制造方法。
技术介绍
非易失性存储装置独立于通电/断电条件而保持所存储的数据。近来，由于包括形成在单层的基板上的存储单元的二维非易失性存储装置在增加其集成度方面已经达到了极限，因此已经提出了包括在垂直方向上叠置在基板上的存储单元的三维(3D)非易失性存储装置。三维非易失性存储装置可以包括彼此交替叠置的层间绝缘层和栅极以及穿过其中的沟道层，其中，存储单元沿着沟道层叠置。为了改善这种具有三维结构的非易失性存储装置的操作可靠性，已经开发出了各种结构和制造方法。
技术实现思路
本公开的各种实施方式涉及半导体装置及其制造方法，该半导体装置被配置成利于其制造工艺并且具有稳定的结构和改进的特性。本公开的实施方式可以提供一种半导体装置，该半导体装置可以包括：第一基板；第二基板，该第二基板设置在所述第一基板上方；堆叠，该堆叠具有设置在所述第二基板上的叠置的存储单元；以及放电接触结构，该放电接触结构将所述第二基板与所述第一基板电联接，其中，所述第二基板中的电荷被释放至所述第一基板。本公开的实施方式可以提供一种制造半导体装置的方法，该方法包括以下步骤：在第一基板上形成层间绝缘层，该层间绝缘层包括与所述第一基板电联接的放电接触结构；在所述层间绝缘层上形成第二基板，该第二基板通过所述放电接触结构与所述第一基板电联接；在所述第二基板上形成堆叠；以及形成穿过所述堆叠的沟道结构。附图说明图1A、图1B和图1C是例示根据本公开的实施方式的半导体装置的结构的示图。图2A、图2B和图2C是例示根据本公开的实施方式的半导体装置的结构的示图。图3A、图3B和图3C是例示根据本公开的实施方式的半导体装置的结构的示图。图4A、图4B和图4C是例示根据本公开的实施方式的半导体装置的结构的示图。图5A、图5B和图5C是例示根据本公开的实施方式的制造半导体装置的方法的截面图。图6和图7是例示了根据本公开的实施方式的存储系统的配置的框图。图8和图9是例示了根据本公开的实施方式的计算系统的配置的框图。具体实施方式现在将参照附图在下文中更充分地描述示例实施方式；然而，这些实施方式可按不同形式实施，并且不应该被理解为限于本文中阐述的实施方式。相反，提供这些实施方式，使得本公开将是彻底和完整的，并且将示例实施方式的范围充分地传达给本领域的技术人员。在附图中，为了图示清晰起见，可以夸大尺寸。应该理解，当元件被称为“在”两个元件“之间”时，它可以仅是这两个元件之间的元件，或者还可存在一个或更多个居间元件。下文中，将参照附图来描述实施方式。本文中，参照作为实施方式的示意性例示(和中间结构)的截面图示来描述实施方式。如此，将预料到由于例如制造技术和/或容差而导致的图示的形状的变化。因此，实施方式不应该被理解为限于本文中例示的区域的特定形状，而是可包括由例如制造而导致的形状的偏差。在附图中，为了清晰起见，可夸大层和区域的长度和大小。附图中的类似参考标号表示类似的元件。可以使用诸如“第一”和“第二”这样的术语来描述各种组件，但是它们不应该限制各种组件。使用这些术语只是出于将一组件与其它组件区分开的目的。例如，在不脱离本公开的精神和范围的情况下，第一组件可以被称为第二组件，并且第二组件可以被称为第一组件，依次类推。此外，“和/或”可包括所提到的组件中的任一个或组合。此外，单数形式可包括复数形式，只要它在句子中没有具体提到。此外，说明书中使用的“包括/包含”或其变型表示存在或添加一个或更多个组件、步骤、操作和元件。此外，除非另外定义，否则包括技术术语和科学术语的本说明书中使用的所有术语具有与相关领域的技术人员将通常理解的含义相同的含义。通用字典中定义的术语应该被理解为具有与相关领域背景下将理解的含义相同的含义，并且除非在本说明书中另外清楚定义，否则不应该被理解为具有理想或过于正式的含义。还要注意，在本说明书中，“连接/联接”是指一个组件不仅直接地联接另一个组件，而且通过中间组件来间接地联接另一个组件。另一方面，“直接连接/直接联接”是指在没有中间组件的情况下一个组件直接地联接另一个组件。所描述或例示的多层结构的示例不能反映该特定多层结构中存在的所有层(例如，在两个例示的层之间可以存在一个或更多个附加层)。作为具体示例，当所描述或例示的多层结构中的第一层被称为在第二层“上”或“上方”时，第一层可以直接形成在第二层上，但是也可以表示在第一层和第二层之间可以存在一个或更多个其它中间层的结构。图1A、图1B和图1C是例示根据本公开的实施方式的半导体装置的结构的示图。图1A是布局图。图1B和图1C是沿着图1A的线A-A’截取的截面图。参照图1A和图1B，根据本公开的实施方式的半导体装置可以包括第一基板10、设置在第一基板10上的第二基板20、形成在第二基板20上的堆叠ST和放电接触结构(dischargecontactstructure)DCC，放电接触结构DCC将第一基板10与第二基板20电联接。第二基板20可以设置在第一基板10上并且与第一基板10平行地设置，使得第二基板20的后表面和第一基板10的前表面彼此面对。第一基板10和第二基板20可以是包含诸如硅(Si)、锗(Ge)等这样的半导体材料的半导体基板。第二基板20可以包括单元区域CE和接触区域CT。可以在第二基板20的单元区域CE中设置单元区域，并且可以在第二基板20的接触区域CT中设置诸如接触插塞CP这样的接触结构。第一基板10可以包括外围区域PERI。用于驱动单元阵列的外围电路PC可以设置在第一基板10的外围区域PERI中。换句话讲，外围电路PC可以设置在单元阵列下方。堆叠ST可以形成在第二基板20上并且包括交替叠置的导电层21和绝缘层22。导电层21可以是选择晶体管的栅极、存储单元等。绝缘层22可以使叠置的导电层21彼此绝缘，并且可以是诸如氧化物层这样的绝缘层。堆叠ST可以包括单元区域CE和接触区域CT。单元区域CE是其中设置有叠置的存储单元的区域。接触区域CT是其中设置有互连结构(例如，用于向相应的叠置的导电层21施加偏压的接触插塞CT)的区域。堆叠ST的接触区域CT具有其中导电层21中的每一个通过接触区域CT暴露的结构。例如，堆叠ST的接触区域CT可以被构图为阶梯形状或者具有其中导电层21中的每一个的端部向上弯曲的形状。第二基板20的单元区域CE和堆叠ST的单元区域CE可以彼此对应。第二基板20的接触区域CT和堆叠ST的接触区域CT可以彼此对应。沟道结构CH在叠置方向上穿过堆叠ST，叠置方向可以是导电层21和绝缘层22交替叠置的方向，或者是从第二基板20的表面垂直伸出的方向。沟道结构CH中的每一个可以具有诸如直线形状、U形形状或W形形状这样的形状。例如，当沟道结构CH是直线型结构时，可以在第二基板20上布置垂直存储串。在这种情况下，第二基板20可以包括阱区，并且还包括其中第二基板20与沟道结构CH接触的源极区。沟道结构CH中的每一个可以包括沟道层24和间隙填充绝缘层25。沟道层24可以是选择晶体管、存储单元等的沟道层。沟道层24中的每一个可以是包括硅(Si)、锗(Ge)等的半导体层。沟道层24可以沿着第一方向I-I本文档来自技高网...

【技术保护点】
1.一种半导体装置，该半导体装置包括：第一基板；第二基板，该第二基板设置在所述第一基板上方；堆叠，该堆叠具有设置在所述第二基板上的叠置的存储单元；以及放电接触结构，该放电接触结构将所述第二基板与所述第一基板电联接，其中，所述第二基板中的电荷被释放至所述第一基板。

【技术特征摘要】
2017.05.04 KR 10-2017-00569841.一种半导体装置，该半导体装置包括：第一基板；第二基板，该第二基板设置在所述第一基板上方；堆叠，该堆叠具有设置在所述第二基板上的叠置的存储单元；以及放电接触结构，该放电接触结构将所述第二基板与所述第一基板电联接，其中，所述第二基板中的电荷被释放至所述第一基板。2.根据权利要求1所述的半导体装置，其中，所述放电接触结构包括与所述第一基板的前表面和所述第二基板的后表面接触的一个或更多个接触插塞。3.根据权利要求2所述的半导体装置，其中，所述堆叠包括穿过所述堆叠的沟道结构，并且所述接触插塞设置在所述沟道结构之间。4.根据权利要求1所述的半导体装置，其中，所述第一基板包括与所述放电接触结构接触的结。5.根据权利要求1所述的半导体装置，该半导体装置还包括：外围电路，该外围电路形成在所述第一基板上。6.根据权利要求1所述的半导体装置，其中，所述第一基板和所述第二基板中的每一个是半导体基板。7.根据权利要求1所述的半导体装置，其中，所述放电接触结构设置在所述存储单元下方。8.根据权利要求1所述的半导体装置，该半导体装置还包括：擦除接触结构，该擦除接触结构将所述第二基板与所述第一基板电联接，其中，向所述第二基板的阱区施加擦除偏压。9.根据权利要求8所述的半导体装置，其中，所述放电接触结构包括与所述第一基板的前表面和所述第二基板的后表面接触的一个或更多个接触插塞，其中，所述放电接触结构设置在所述存储单元下方，使得所述接触插塞成为用于释放所述第二基板的电荷的通路和用于在擦除操作期间施加擦除偏压的通路。10.根据权利要求1所述的半导体装置，其中，所述堆叠包括交替叠置的导电层和绝缘层。11.根据权利要求8所述的半导体装置，其中，所述擦除接触结构包括：第一接触插塞，该第一接触插塞与所述第二基板的前表面电联接；第二接触插塞，该第二接触插塞与所述第一基板的前表面电联接；以及线，该线将所述第一接触插塞与所述第二接触插塞电联接。12.根据权利要求8所述的半导体装置，其中，所述堆叠包括包含所述存储单元的单元区域和被构图成阶梯形状的接触区域，并且其中，所述放电接触结构设置在所述单元区域下方，并且所述擦除接触结构设置在所述接触区域下方。13.根据权利要求12所述的半导体装置，其中，所述擦除接触结构包括一个或更多个接触插塞，使得所述接触插塞与所述第一基板的前表面和所述第二基板的后表面接触。14.根据权利要求1所述的半导体装置，其中，所述第二基板包括阱区，并且通过所述放电接触结构向所述第二基板的所述阱区施加擦除偏压。15.根据权利要求1所述的半导体装置，其中，所述堆叠包括包含所述存储单元的单元区域和被构图成阶梯形状的接触区域，并且其中，所述放电接触结构设置在所述接触区域下方。16.根据权利要求15所述...

【专利技术属性】
技术研发人员：沈圣辅，崔正达，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR