衬底处理方法及通过所述衬底处理方法制造的半导体器件技术

本发明专利技术提供一种衬底处理方法及通过所述衬底处理方法制造的半导体器件，所述衬底处理方法可防止在具有台阶式结构的垂直与非器件中选择性地沉积接地焊盘的工艺中沉积在每一台阶上的接地焊盘的厚度不均匀，其包括：将包括绝缘层与牺牲层的堆叠结构堆叠多次；及对所述堆叠结构进行蚀刻以形成台阶式结构，所述台阶式结构具有上表面、下表面及连接所述上表面与下表面的侧表面。所述方法亦包括在所述台阶式结构上形成阻挡层；在所述阻挡层上形成掩模层；通过利用第一蚀刻溶液对所述掩模层的至少一部分进行蚀刻来暴露出所述阻挡层的至少一部分；及利用第二蚀刻溶液对被暴露出的所述阻挡层进行蚀刻；所述方法还包括利用第三蚀刻溶液对所述掩模层进行蚀刻。

Substrate processing method and semiconductor device manufactured by said substrate processing method

The invention provides a substrate treatment method and a semiconductor device manufactured by the substrate treatment method, which can prevent the uneven thickness of the ground pad deposited on each step in the process of selectively depositing the ground pad in the vertical and non-device with a step structure. A stacking structure comprising an insulating layer and a sacrificial layer is stacked many times, and the stacking structure is etched to form a step structure, which has an upper surface, a lower surface and a side surface connecting the upper surface and the lower surface. The method also includes forming a barrier layer on the step structure, forming a mask layer on the barrier layer, exposing at least one part of the barrier layer by etching at least one part of the mask layer with a first etching solution, and using a second etching solution to expose the exposed barrier layer. The method also includes etching the mask layer with a third etching solution.

【技术实现步骤摘要】
衬底处理方法及通过所述衬底处理方法制造的半导体器件相关申请的交叉参考本申请主张在2017年4月13日在美国专利与商标局提出申请的美国临时专利申请第62/485,302号以及在2018年4月12日在美国专利与商标局提出申请的美国专利申请第15/951,626号的权利，所述美国临时专利申请的公开内容全文并入本申请供参考。
一个或多个实施例涉及利用薄膜沉积技术的衬底处理方法以及通过所述衬底处理方法制成的半导体器件，且更具体来说，涉及用于向三维垂直与非(three-dimensionalVerticalNAND，3DVNAND)器件的台阶式结构应用接地焊盘(landingpad)的膜蚀刻方法。
技术介绍
一般来说，可将氧化硅/氮化硅堆叠结构堆叠多次来形成垂直与非器件的栅极堆叠。接着，可对栅极堆叠进行蚀刻以暴露出氮化硅层来形成台阶式结构。暴露出的氮化硅层被导电层(例如钨)置换，且导电层可用作字线且可连接到接触塞。然而，当通过干法蚀刻形成接触通孔(viacontacthole)时，接触通孔可能会因过量蚀刻而通过栅极堆叠连接到两个或更多个导电层。这可能会在驱动半导体器件时造成电短路的风险。
技术实现思路
一个或多个实施例包括即使在不执行单独的光刻工艺的条件下也在由台阶式结构形成的区上选择性地沉积接地焊盘。一个或多个实施例包括当在具有台阶式结构的垂直与非(VNAND)器件中选择性地形成接地焊盘时在每一台阶上选择性地沉积具有相同厚度的接地焊盘。一个或多个实施例包括当即使由与非器件形成的堆叠结构的数目增多时也通过更简单的工艺在每一个台阶上沉积具有相同厚度的接地焊盘。一个或多个实施例包括能够减少或避免当接触通孔通过接地焊盘连接到另一个接地焊盘的电短路的风险的三维(3D)半导体器件。其他方面将在以下说明中予以部分阐述，且这些方面将通过所述说明而部分地变得显而易见，抑或可通过实践所提供的实施例而得知。根据一个或多个实施例，一种衬底处理方法包括：将包括绝缘层与牺牲层的堆叠结构堆叠多次；对所述堆叠结构进行蚀刻，以形成结构，所述结构具有上表面、下表面及连接所述上表面与所述下表面的侧表面；在所述结构上形成阻挡层，以覆盖所述结构；在所述阻挡层上形成掩模层，以覆盖所述阻挡层；通过对所述掩模层的至少一部分进行蚀刻来暴露出所述阻挡层的至少一部分；对被暴露出的所述阻挡层进行蚀刻；以及对所述掩模层进行蚀刻。根据一个实施例，在将所述阻挡层的所述至少一部分暴露到对所述掩模层进行的蚀刻期间，位于所述结构的所述上表面与所述下表面上的所述阻挡层的厚度可为均匀的。根据另一个实施例，对被暴露出的所述阻挡层进行蚀刻可包括对所述阻挡层进行各向同性蚀刻，以形成具有比位于所述结构的所述上表面及所述下表面上的所述掩模层的宽度窄的宽度的阻挡层。根据另一个实施例，暴露出所述阻挡层的所述至少一部分可包括对位于所述结构的所述侧表面上的所述掩模层进行蚀刻。根据另一个实施例，所述衬底处理方法还可包括在所述阻挡层上形成所述掩模层之前，对所述阻挡层中的位于所述结构的所述上表面及所述下表面上的阻挡层进行选择性致密化。根据另一个实施例，在对被暴露出的所述阻挡层进行蚀刻期间，位于所述结构的所述上表面及所述下表面上的阻挡层的蚀刻速率可低于位于所述结构的所述侧表面上的阻挡层的蚀刻速率。根据另一个实施例，所述衬底处理方法还可包括在暴露出所述阻挡层的所述至少一部分之前，对所述掩模层中的位于所述结构的所述上表面及所述下表面上的掩模层进行选择性致密化。根据另一个实施例，牺牲字线结构可包括所述牺牲层及所述阻挡层，所述衬底处理方法还可包括：在所述牺牲字线结构上形成层间绝缘层；移除所述牺牲字线结构；以及形成与经移除所述牺牲字线结构的空间对应的导电字线结构，所述导电字线结构可包括：第一导电层，朝沟道延伸；以及第二导电层，位于所述第一导电层上，且所述第二导电层的两个侧壁中的每一者可具有从所述第二导电层的所述侧壁朝所述第二导电层的另一侧壁凹陷的部分。根据一个或多个实施例，一种衬底处理方法可包括：在第一方向上交替地堆叠n个第一氧化硅层与n个第一氮化硅层，其中所述n是大于或等于2的自然数；对经堆叠的所述第一氧化硅层与所述第一氮化硅层进行蚀刻，以形成n层台阶式结构，所述n层台阶式结构具有上表面、下表面及连接所述上表面与所述下表面的侧表面；在所述台阶式结构的所述上表面、所述下表面及所述侧表面上形成第二氮化硅层；对所述上表面及所述下表面上的所述第二氮化硅层进行选择性致密化；在所述第二氮化硅层上形成第二氧化硅层；对所述上表面及所述下表面上的所述第二氧化硅层进行选择性致密化；移除所述第二氧化硅层的未致密化部分；移除所述第二氮化硅层的未致密化部分；以及移除所述第二氧化硅层的致密化部分。根据另一个实施例，在移除所述第二氧化硅层的所述未致密化部分到移除所述第二氧化硅层的所述致密化部分期间，在对所述第二氮化硅层进行选择性致密化期间经致密化的所述第二氮化硅层的厚度可不发生改变。根据另一个实施例，移除所述第二氧化硅层的所述未致密化部分可包括利用第一蚀刻溶液移除所述第二氧化硅层的未致密化部分，且移除所述第二氧化硅层的所述致密化部分可包括利用第二蚀刻溶液移除所述第二氮化硅层的致密化部分。在附加实施例中，所述第一蚀刻溶液与所述第二蚀刻溶液可为相同的溶液，且移除所述第二氧化硅层的所述致密化部分的蚀刻时间可长于移除所述第二氧化硅层的所述未致密化部分的蚀刻时间。根据另一个实施例，所述台阶式结构的每一台阶可包括：形成在所述台阶的下部部分处的所述第一氧化硅层；以及形成在所述第一氧化硅层上的所述第一氮化硅层，形成在形成所述台阶式结构的第k个台阶(k：大于或等于2且小于或等于n的自然数)的第一氮化硅层上的第二氮化硅层在移除所述第二氮化硅层的所述未致密化部分之后可包括：第一侧壁，面对形成所述台阶式结构的第k+1个台阶的第一氧化硅层的一个侧；以及第二侧壁，面对所述第一侧壁，在移除所述第二氮化硅层的所述未致密化部分之后，形成在所述台阶式结构的每一台阶上的第二氮化硅层的第一侧壁及第二侧壁中的每一者可具有在各自的侧向方向上凹陷的部分，所述凹陷部分可在第二方向上延伸，且所述第二方向可垂直于所述第一方向。在附加实施例中，在移除所述第二氮化硅层的所述未致密化部分之后，形成在所述台阶式结构的每一台阶上的第二氮化硅层可被形成为在第三方向上与彼此间隔开，且所述第三方向可垂直于所述第一方向及所述第二方向。根据另一个实施例，在对所述第二氮化硅层进行选择性致密化之后，形成在所述台阶式结构的每一台阶上的第二氮化硅层可具有不同的密度。根据另一个实施例，在移除所述第二氮化硅层的所述未致密化部分之后，形成在所述台阶式结构的每一台阶上的第二氮化硅层在所述第一方向上可具有相同的厚度。根据一个或多个实施例，一种半导体器件可包括：衬底；至少一个存储单元串，延伸以在所述衬底上突出；第一字线，连接到所述至少一个存储单元串的第一存储单元；以及第二字线，连接到所述至少一个存储单元串的第二存储单元，其中所述第一字线及所述第二字线中的每一者可包括：第一导电层，朝沟道延伸；以及第二导电层，位于所述第一导电层上，且所述第一字线的所述第二导电层及所述第二字线的所述第二导电层可具有在各自的侧向方向上从各自的两个侧本文档来自技高网...

【技术保护点】
1.一种衬底处理方法，其特征在于，包括：将包括绝缘层与牺牲层的堆叠结构堆叠多次；对所述堆叠结构进行蚀刻，以形成结构，所述结构具有上表面、下表面及连接所述上表面与所述下表面的侧表面；在所述结构上形成阻挡层，以覆盖所述结构；在所述阻挡层上形成掩模层，以覆盖所述阻挡层；通过对所述掩模层的至少一部分进行蚀刻来暴露出所述阻挡层的至少一部分；对被暴露出的所述阻挡层进行蚀刻；以及对所述掩模层进行蚀刻。

【技术特征摘要】
2017.04.13 US 62/485,302;2018.04.12 US 15/951,6261.一种衬底处理方法，其特征在于，包括：将包括绝缘层与牺牲层的堆叠结构堆叠多次；对所述堆叠结构进行蚀刻，以形成结构，所述结构具有上表面、下表面及连接所述上表面与所述下表面的侧表面；在所述结构上形成阻挡层，以覆盖所述结构；在所述阻挡层上形成掩模层，以覆盖所述阻挡层；通过对所述掩模层的至少一部分进行蚀刻来暴露出所述阻挡层的至少一部分；对被暴露出的所述阻挡层进行蚀刻；以及对所述掩模层进行蚀刻。2.根据权利要求1所述的衬底处理方法，其特征在于，在将被暴露的所述阻挡层以及所述掩模层进行暴露以及蚀刻的期间，位于所述结构的所述上表面与所述下表面上的所述阻挡层的厚度是均匀的。3.根据权利要求1所述的衬底处理方法，其特征在于，对被暴露出的所述阻挡层进行蚀刻包括对所述阻挡层进行各向同性蚀刻，以形成具有比位于所述结构的所述上表面及所述下表面上的所述掩模层的宽度小的宽度的所述阻挡层。4.根据权利要求1所述的衬底处理方法，其特征在于，暴露出所述阻挡层的所述至少一部分包括对位于所述结构的所述侧表面上的所述掩模层进行蚀刻。5.根据权利要求1所述的衬底处理方法，其特征在于，还包括在形成所述掩模层之前，对位于所述结构的所述上表面及所述下表面上的所述阻挡层进行选择性致密化。6.根据权利要求1所述的衬底处理方法，其特征在于，在对被暴露出的所述阻挡层进行蚀刻的期间，位于所述结构的所述上表面及所述下表面上的所述阻挡层的蚀刻速率低于位于所述结构的所述侧表面上的所述阻挡层的蚀刻速率。7.根据权利要求1所述的衬底处理方法，其特征在于，还包括：在暴露出所述阻挡层的所述至少一部分之前，对位于所述结构的所述上表面及所述下表面上的所述掩模层进行选择性致密化。8.根据权利要求1所述的衬底处理方法，其特征在于，还包括：在由所述牺牲层及所述阻挡层形成的牺牲字线结构上形成层间绝缘层；移除所述牺牲字线结构；以及形成与经移除所述牺牲字线结构的空间对应的导电字线结构，所述导电字线结构包括：第一导电层，朝沟道延伸；以及第二导电层，位于所述第一导电层上，其中所述第二导电层具有第一侧壁以及与所述第一侧壁相对的第二侧壁，且所述第一侧壁以及所述第二侧壁中的每一者具有朝向各自对应的侧壁的凹陷的部分。9.根据权利要求1所述的衬底处理方法，其特征在于，所述结构具有台阶式的形状。10.一种衬底处理方法，其特征在于，包括：在第一方向上交替地堆叠n个第一氧化硅层与n个第一氮化硅层，其中n是大于或等于2的自然数；对经堆叠的所述第一氧化硅层与所述第一氮化硅层进行蚀刻，以形成n层台阶式结构，所述n层台阶式结构具有上表面、下表面及连接所述上表面与所述下表面的侧表面；在所述n层台阶式结构的所述上表面、所述下表面及所述侧表面上形成第二氮化硅层；对所述上表面及所述下表面上的所述第二氮化硅层进行选择性致密化；在所述第二氮化硅层上形成第二氧化硅层；对所述上表面及所述下表面上的所述第二氧化硅层进行选择性致密化；移除所述第二氧化硅层的未致密化部分；移除所述第二氮化硅层的未致密化部分；以及移除所述第二氧化硅层的致密化部分。11.根据权利要求10所述的衬底处理方法，其特征在于，...

【专利技术属性】
技术研发人员：柳太熙，闵允基，刘龙珉，
申请(专利权)人：ASM知识产权私人控股有限公司，
类型：发明
国别省市：荷兰,NL