The invention discloses a double-split-gate flash memory array and a programming method thereof. The double-split-gate flash memory array comprises a M*N storage unit, and the control grid CG0/CG1 of each storage unit is parallel to the bit line BL0/BL1 and perpendicular to the word line WL. The double-split-gate flash memory array of the invention and its programming method are suitable for low-power occasions.
【技术实现步骤摘要】
一种双分离栅闪存阵列及其编程方法
本专利技术涉及一种闪存及其编程方法，特别是涉及一种双分离栅闪存阵列及其编程方法。
技术介绍
图1为一种双分离栅闪存的单元结构示意图。如图1所示，一种双分离栅闪存单元，包括：半导体P型衬底(P_sub)10，其上设置N阱(N-Well)11，N阱11上具有间隔设置的源极区域(S)110和漏极区域(D)120及沟道区130；沟道区130，位于源极区域(S)110和漏极区域(D)120之间；第一位线BL0和第二位线BL1，分别连接于源极区域110和漏极区域120；第一浮栅210，设置于源极区域110右上方之沟道区130上方；第二浮栅220，设置于漏极区域120左上方之沟道区130上方，第一浮栅210和第二浮栅220分别构成第一存储位单元和第二存储位单元；第一控制栅310和第二控制栅320，分别设置于第一浮栅210和第二浮栅220上方，第一和第二控制栅线分别连接第一控制栅310和第二控制栅320；字线区40，位于第一浮栅210和第二浮栅220之间的沟道区130上方，字线WL连接字线区40。现有技术对图1所示双分离栅闪存编程时一般采用源极注...
【技术保护点】
1.一种双分离栅闪存阵列，包括M*N的存储单元，其特征在于：每个存储单元的控制栅线CG0/CG1与位线BL0/BL1平行而与字线WL垂直。
【技术特征摘要】
1.一种双分离栅闪存阵列，包括M*N的存储单元，其特征在于：每个存储单元的控制栅线CG0/CG1与位线BL0/BL1平行而与字线WL垂直。2.如权利要求1所述的一种双分离栅闪存阵列，其特征在于：在列方向，第一控制栅线CG0j和第二控制栅线CG1j分别连接至每一列的存储单元的第一控制栅区和第二控制栅区，j＝0，1，2，3，……，N-1，位线BL0连接至第一列的存储单元的源极端，位线BLj连接至第j列的存储单元的漏极端和第j+1列的存储单元的源极端，j＝1，2，3，……，N-1，位线BLN连接至第N列的存储单元的漏极端。3.如权利要求2所述的一种双分离栅闪存阵列，其特征在于：于编程时，对选中的存储单元，使其位线电流为0，以适合低功耗的场合。4.如权利要求3所述的一种双分离栅闪存阵列，其特征在于：于编程时，对选中的存储单元，设置其字线电压WL＝-5V～-10V，第一位线BL0和第二位线电压BL1＝BL0＝0V，第一控制栅线电压CG0＝0～-8V，第二控制栅线电压CG1＝5V～10V。5.如权利要求4所述的一种双分离栅闪存阵列，其特征在于：对于选中存储单元所在行的其他未选中存储单元，该类存储单元的字线电压为WL＝-5V～-10V，其列方向上的控制栅线电压CG0/1＝0，因此该类存储单元上不会发生隧穿效应从而不会发生编程动作。6.如权利要求...
【专利技术属性】
技术研发人员：杨光军，高超，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海,31
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