非易失性存储器制造技术

本发明专利技术为一种非易失性存储器，具有一第一存储单元，包括多个晶体管与一电容器。第一晶体管，具有一第一栅极、一第一端与一第二端。第二晶体管，具有一第二栅极、一第三端与一第四端。第三晶体管，具有一第三栅极、一第五端与一第六端。第四晶体管，具有一第四栅极、一第七端与一第八端。第五晶体管，具有一第五栅极、一第九端与一第十端。电容器，连接于该第三栅极与一控制线之间。该第三栅极为一浮动栅极。该第二端连接至该第三端，该第四端连接至该第五端，该第六端连接至该第七端，该第八端连接至该第九端。

Nonvolatile memory

The invention relates to a non-volatile memory, which has a first storage unit, comprising a plurality of transistors and a capacitor. The first transistor has a first grid, a first end and a second end. The second transistor has one second gate, one third terminal and one fourth terminal. The third transistor has one third gate, one fifth terminal and one sixth terminal. The fourth transistor has one fourth gate, one seventh terminal and one eighth terminal. The fifth transistor has one fifth gate, one ninth terminal and one tenth terminal. The capacitor is connected between the third grid and a control line. The third gate is a floating gate. The second ends are connected to the third end, and the fourth ends are connected to the fifth ends, and the sixth ends are connected to the seventh ends, and the eighth ends are connected to the ninth ends.

【技术实现步骤摘要】
非易失性存储器
本专利技术有关于一种非易失性存储器，且特别有关于一种可编程的非易失性存储。
技术介绍
请参照图1A与图1B，其所绘示为已知非易失性存储器的存储单元(memorycell)及其等效电路。已知非易失性存储器中的每一个存储单元包括三个串接的n型晶体管制作于P型肼区PW中，并利用浅沟道隔离结构(ShallowTrenchIsolation，简称STI结构)102、104与其他存储单元隔离。在P型肼区PW中包括四个n型掺杂区域112、114、116、118，在四个n型掺杂区域112、114、116、118之间的表面上方包括三个栅极122、124、126。第一n型晶体管M1为选择晶体管(selecttransistor)，其栅极122可作为第一字线WL1。另外，n型掺杂区域112连接至位线BL。再者，n型掺杂区域114可视为第一n型晶体管M1的n型掺杂区域与第二n型晶体管M2的n型掺杂区域相互连接。第二n型晶体管M2为浮动栅晶体管(floatinggatetransistor)，其栅极124为浮动栅极(floatinggate)。另外，控制线(controlline)CL与浮动栅极之间连接一电容器C。再者，n型掺杂区域116可视为第二n型晶体管M2的n型掺杂区域与第三n型晶体管M3的n型掺杂区域相互连接。第三n型晶体管M3为选择晶体管，其栅极126作为第二字线WL2，n型掺杂区域118连接至源极线SL。请参照图2，其所绘示为已知非易失性存储器于编程动作(program)时的偏压示意图。首先，于存储单元进行编程动作之前，提供的第一字线电压Vw1、第二字线电压Vw2与控制线电压Vc为3.3V，位线电压Vb与源极线电压Vs为0V，且P型肼区PW接收接地电压(0V)。因此，第一n型晶体管M1与第三n型晶体管M3皆开启(turnon)，使得n型掺杂区域112、114、116、118均为0V。如图2所示，当存储单元开始进行编程动作时，仅有控制线电压Vc提高到10V，而其他端点的偏压维持不变。此时，控制线电压Vc与两个n型掺杂区域114、116的电压差为10V。因此，第二n型晶体管M2(亦即，浮动栅晶体管)的栅极氧化层(gateoxide)产生FN穿隧效应(Fowler-Nordheimtunneling)，载子(carrier)由通道区域穿隧至栅极124，并完成编程动作。亦即，于完成编程动作后，载子会储存于浮动栅晶体管的浮动栅内，且载子为电子。请参照图3A与图3B，其所绘示为已知非易失性存储器于编程抑制动作(programinhibition)时的偏压示意图以及n型掺杂区的电压变化示意图。首先，于存储单元进行编程抑制动作之前，提供的第一字线电压Vw1、第二字线电压Vw2、控制线电压Vc、位线电压Vb与源极线电压Vs均为3.3V，且P型肼区PW接收接地电压(0V)。因此，第一n型晶体管M1与第三n型晶体管M3皆关闭(turnoff)，使得n型掺杂区域112、118为3.3V，且n型掺杂区域114、116为浮接状态(floatingstate)并具有(3.3V-Vth)的电压。其中，Vth为第一n型晶体管M1与第三n型晶体管M3的临限电压(thresholdvoltage)。如图3A所示，当存储单元开始进行编程抑制动作时，仅有控制线电压Vc提高到10V，而其他端点的偏压维持不变。由于n型掺杂区域114、116为浮接状态，所以两个n型掺杂区域114、116的电压会由(3.3V-Vth)被推升(boost)至略低于Vc的电位，约为8.5V。此时，控制线电压Vc与两个n型掺杂区域114、116的电压差为1.5V，第二n型晶体管M2(亦即，浮动栅晶体管)的栅极氧化层(gateoxide)不会产生FN穿隧效应，将不会有电子穿隧注入于浮动栅极。再者，由于n型掺杂区域112、114、116、118具有正电压，且P型肼区PW的电压为0V。因此，n型掺杂区域112、114、116、118与P型肼区PW之间产生一空乏区(depletionregion)132。另外，在第一n型晶体管M1中，栅极122与n型掺杂区114之间的漏栅电压(drain-gatevoltage)Vdg(8.5V-3.3V)会产生由栅感应出的漏极漏电流(gateinduceddrainleakagecurrent，简称GIDL漏电流)i1。同理，在第三n型晶体管M3中，栅极126与n型掺杂区116之间的漏栅电压Vdg会也产生GIDL漏电流i2。而GIDL漏电流i1、i2会造成n型掺杂区域114、116的升压电压(boostvoltage)下降。如图3B所示，于时间点ta控制线电压Vc提高到10V，使得n型掺杂区域114、116的电压提高至8.5V。接着，由于GIDL漏电流i1、i2的影响，n型掺杂区域114、116的电压由8.5V开始下降，使得控制线电压Vc与n型掺杂区域114、116之间电压差ΔV开始增加。当电压差ΔV过大时，第二n型晶体管M2(亦即，浮动栅晶体管)可能会发生FN穿隧效应，导致存储单元被误编程的情况发生。由以上的说明可知，已知非易失性存储单元于进行编程抑制动作时，由于GIDL漏电流i1、i2的影响，可能造成存储单元被误编程的情况。
技术实现思路
本专利技术的目的在于提出一种非易失性存储器，于进行编程抑制动作时，可以有效地降低GIDL漏电流，以防止存储单元被误编程的情况发生。本专利技术为一种非易失性存储器，具有一第一存储单元，包括多个晶体管与一电容器。第一晶体管，具有一第一栅极、一第一端与一第二端。第二晶体管，具有一第二栅极、一第三端与一第四端。第三晶体管，具有一第三栅极、一第五端与一第六端。第四晶体管，具有一第四栅极、一第七端与一第八端。第五晶体管，具有一第五栅极、一第九端与一第十端。电容器，连接于该第三栅极与一控制线之间。该第三栅极为一浮动栅极。该第二端连接至该第三端，该第四端连接至该第五端，该第六端连接至该第七端，该第八端连接至该第九端。本专利技术为一种非易失性存储器，包括：一第一字线；一第二字线；一第一辅助线；一第二辅助线；一第一控制线；一第一抹除线；一第一位线；一第一源极线；以及一第一存储单元，包括：一第一晶体管，具有一第一栅极、一第一端与一第二端；一第二晶体管，具有一第二栅极、一第三端与一第四端；一第三晶体管，具有一第三栅极、一第五端与一第六端；一第四晶体管，具有一第四栅极、一第七端与一第八端；一第五晶体管，具有一第五栅极、一第九端与一第十端；一第一电容器，连接于该第三栅极与该第一控制线之间；一第二电容器，连接于该第三栅极与该第一抹除线之间；其中，该第三栅极为一浮动栅极，该第二端连接至该第三端，该第四端连接至该第五端，该第六端连接至该第七端，该第八端连接至该第九端，该第一端连接至该第一位线，该第十端连接至该第一源极线，该第一栅极连接至该第一字线，该第二栅极连接至该第一辅助线，该第四栅极连接至该第二辅助线，该第五栅极连接至该第二字线。为了对本专利技术上述及其他方面有更佳的了解，下文特举实施例，并配合附图详细说明如下。附图说明图1A与图1B为已知非易失性存储器的存储单元及其等效电路。图2为已知非易失性存储器于编程动作(program)时的偏压示意图本文档来自技高网...

【技术保护点】
1.非易失性存储器，具有第一存储单元，所述第一存储单元包括：第一晶体管，具有第一栅极、第一端与第二端；第二晶体管，具有第二栅极、第三端与第四端；第三晶体管，具有第三栅极、第五端与第六端；第四晶体管，具有第四栅极、第七端与第八端；第五晶体管，具有第五栅极、第九端与第十端；以及第一电容器，连接于所述第三栅极与控制线之间；其中，所述第三栅极为浮动栅极，所述第二端连接至所述第三端，所述第四端连接至所述第五端，所述第六端连接至所述第七端，所述第八端连接至所述第九端。

【技术特征摘要】
2017.01.10 US 62/444,379;2018.01.03 US 15/860,7861.非易失性存储器，具有第一存储单元，所述第一存储单元包括：第一晶体管，具有第一栅极、第一端与第二端；第二晶体管，具有第二栅极、第三端与第四端；第三晶体管，具有第三栅极、第五端与第六端；第四晶体管，具有第四栅极、第七端与第八端；第五晶体管，具有第五栅极、第九端与第十端；以及第一电容器，连接于所述第三栅极与控制线之间；其中，所述第三栅极为浮动栅极，所述第二端连接至所述第三端，所述第四端连接至所述第五端，所述第六端连接至所述第七端，所述第八端连接至所述第九端。2.根据权利要求1所述的非易失性存储器，其中，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管与所述第五晶体管均为n型晶体管。3.根据权利要求1所述的非易失性存储器，其中，所述第一端连接至位线，所述第十端连接至第一源极线，所述第一栅极连接至第一字线，所述第二栅极连接至第一辅助线，所述第四栅极连接至第二辅助线以及所述第五栅极连接至第二字线。4.根据权利要求3所述的非易失性存储器，其中，所述第一存储单元还包括第二电容器，连接于所述第三栅极与抹除线之间。5.根据权利要求4所述的非易失性存储器，其中，所述第一电容器由第六型晶体管所组成，所述第二电容器由第七晶体管所组成，所述第六晶体管具有第六栅极、第十一端与第十二端，所述第七晶体管具有第七栅极、第十三端与第十四端，所述第六栅极与所述第七栅极均连接至所述第三栅极，所述第十一端与所述十二端均连接至所述控制线，所述第十三端与所述第十四端均连接至所述抹除线。6.根据权利要求5所述的非易失性存储器，其中，所述第三晶体管、第六晶体管与所述第七晶体管的栅极氧化层均为第一厚度。7.根据权利要求6所述的非易失性存储器，其中，所述第一晶体管与所述第五晶体管的栅极氧化层均为第二厚度，所述第二晶体管与所述第四晶体管的栅极氧化层均为所述第一厚度，且所述第一厚度大于所述第二厚度。8.根据权利要求4所述的非易失性存储器，其中，于编程动作时，提供编程电压至所述控制线与所述抹除线，提供第一电压至所述第二字线，提供第二电压至所述第二辅助线，提供第三电压至所述第一字线，提供第四电压至所述第一辅助线，提供接地电压至所述位线与所述源极线，所述编程电压大于所述第二电压，所述第二电压等于所述第四电压，所述第一电压等于所述第三电压，所述第二电压大于等于所述第一电压，且所述第一电压大于所述接地电压。9.根据权利要求4所述的非易失性存储器，其中，于编程抑制动作时，提供编程电压至所述控制线与所述抹除线，提供第一电压至所述第二字线，提供第二电压至所述第二辅助线，提供第三电压至所述第一字线，提供第四电压至所述第一辅助线，提供第五电压至所述位线，提供第六电压至所述源极线，所述编程电压大于所述第二电压，所述第二电压等于所述第四电压，所述第一电压等于所述第三电压，所述第五电压等于所述第六电压，所述第二电压大于等于所述第一电压，所述第一电压大于等于所述第五电压。10.根据权利要求4所述的非易失性存储器，其中，于抹除动作时，提供抹除电压至所述抹除线，提供第一电压至所述第二字线，提供第二电压至所述第二辅助线，提供第三电压至所述第一字线，提供第四电压至所述第一辅助线，提供接地电压至所述控制线、所述位线与所述源极线，所述抹除电压大于所述第二电压，所述第二电压等于所述第四电压，所述第一电压等于所述第三电压，所述第二电压大于等于所述第一电压，且所述第一电压大于所述接地电压。11.根据权利要求4所述的非易失性存储器，其中，于读取动作时，提供读取电压至所述位线，提供...

【专利技术属性】
技术研发人员：景文澔，王世辰，
申请(专利权)人：力旺电子股份有限公司，
类型：发明
国别省市：中国台湾,71