非易失性存储器制造技术

非易失性存储器，所述非易失性存储器包括：电平监测电路、控制单元和位线调节器；所述位线调节器，包括多路放电通路；所述电平监测电路，适于对读取数据时所述非易失性存储器的存储单元位线的预充电电压进行监测，并当检测到所述非易失性存储器的存储单元位线的预充电电压大于预设的电压阈值时，输出相应的反馈信号；所述控制单元，适于在接收到所述电平监测电路的反馈信号时，控制所述位线调节器中相应数量的放电通路开启，以对所述位线进行放电。上述的方案，可以提高非易失性存储器的数据读取速度。

Nonvolatile memory

The non-volatile memory comprises a level monitoring circuit, a control unit and a bit-line regulator; the bit-line regulator, including a multiple discharge path; and the level monitoring circuit, adapted to monitor the pre-charge voltage of the storage unit bit-line of the non-volatile memory when reading data. And when it is detected that the pre-charging voltage of the memory cell bitline of the non-volatile memory is greater than the preset voltage threshold, the corresponding feedback signal is output; the control unit is adapted to control a corresponding number of discharge paths in the bit-line regulator to open when the feedback signal of the level monitoring circuit is received, so as to Discharge is carried out on the bit line. The above scheme can improve the data reading speed of the non-volatile memory.

【技术实现步骤摘要】
非易失性存储器
本专利技术涉及集成电路
，特别是涉及一种非易失性存储器。
技术介绍
非易失性存储器(Non-VolatileMemory，NVM)是所有形式的固态存储器，其无须定期对存储器中存储的数据进行刷新。非易失性存储器包括所有形式的只读存储器(ROM)，如可编程只读存储器(PROM)、可擦可编程只读存储器(EPROM)、电可擦除只读存储器(EEPROM)和闪存(Flash)，也包括电池供电的随机存取储存器(RAM)。现有技术中，非易失性存储器的数据读取在很大程度上由位线差分(BLBias)信号的建立时间决定。但是，现有的非易失性存储器在数据读取时，存在着速度较慢的问题。
技术实现思路
本专利技术实施例要解决的技术问题如何提高非易失性存储器的数据读取速度。为了解决上述问题，本专利技术实施例提供了一种非易失性存储器，包括：电平监测电路、控制单元和位线调节器；所述位线调节器，包括多路放电通路；所述电平监测电路，适于对读取数据时所述非易失性存储器的存储单元位线的预充电电压进行监测，并当检测到所述非易失性存储器的存储单元位线的预充电电压大于预设的电压阈值时，输出相应的反馈信号；所述控制单元，适于在接收到所述电平监测电路的反馈信号时，控制所述位线调节器中相应数量的放电通路开启，以对所述位线进行放电。可选地，所述电平监测电路包括开关电路和第一比较器；所述开关电路，适于在确定预设的时钟信号为低电平信号时，将所述位线与所述第一比较器的反向输入端连接；在确定所述时钟信号为高电平时，断开所述位线与所述第一比较器的反向输入端的连接；所述第一比较器，适于将所述位线的预充电电压与预设的阈值电压进行比较，并在确定所述位线小于预设的阈值电压时，输出高电平信号作为所述反馈信号发送至所述控制单元。可选地，所述开关电路包括反相器、第一NMOS管和第一PMOS管和第一电容；所述反相器的输入端与所述时钟信号以及所述第一PMOS管的栅端耦接，所述反相器的输出端与所述第一NMOS管的栅端耦接；所述第一NMOS管的源端和所述第一PMOS管的源端分别与所述位线耦接，所述第一NMOS管的源端和所述第一PMOS管的源端分别与所述第一电容的第一端和所述第一比较器的反向输入端耦接，第一电容的第二端与地线耦接；所述第一比较器的正向输入端与所述阈值电压耦接，所述第一比较器的输出端与所述控制单元耦接。可选地，所述位线调节器包括第二比较器、第二NMOS管、第三NMOS管和预设的放电通路和至少一路放电子通路；所述预设放电通路，适于在所述位线偏置电压低于预设的参考电压时开启，以对所述位线进行放电；所述放电子通路，适于在所述位线的预充电电压高于所述阈值电压时开启，以对所述位线进行放电；所述第二比较器的正向输入端与所述参考电压耦接，反向输入端与所述第二NMOS管的漏端耦接，输出端分别与所述第二NMOS管和第三NMOS管的栅端耦接；所述第二NMOS管的源端和第二NMOS管的源端还分别与预设的位线偏置电压信号耦接，所述第二NMOS管的栅端还分别与预设的放电通路的第一控制端以及各路放电子通路的第一控制端耦接；所述第二NMOS管的漏端通过第一电阻与地线耦接，所述第三NMOS管的漏端还分别通过第二电阻和第二电容与地线耦接；所述预设放电通路的第二控制端还与所述时钟信号耦接；所述时钟信号还与所述放电子通路的第二控制端耦接；所述各路放电子通路的第三控制端还与所述电平监测电路的输出端耦接。可选地，所述预设放电通路包括第四NMOS管和第五NMOS管；所述第四NMOS管的源端与所述位线耦接，栅端与所述第二NMOS管的栅端耦接，漏端与所述第五NMOS管的源端耦接；所述第五NMOS管的栅端与所述时钟信号耦接，漏端与地线耦接。可选地，所述放电子通路包括第六NMOS管、第七NMOS管和第八NMOS管；所述第六NMOS管的源端与所述位线耦接，栅端与所述第二NMOS管的栅端耦接，漏端与所述第七NMOS管的源端耦接；所述第七NMOS管的栅端与所述控制单元的输出端耦接，漏端与所述第八NMOS管的源端耦接；所述第八NMOS管的栅端与所述时钟信号耦接，漏端与地线耦接。可选地，所述阈值电压为1.2V。与现有技术相比，本专利技术的技术方案具有以下有益效果：上述的方案，通过所述电平监测电路在确定所述预充电电压大于预设的电压阈值时，输出对应的反馈信号发送至所述控制单元，以使得控制单元控制位线调节器中相应数量的放电通路开启，从而对所述位线进行放电处理，由于放电通路的增加，可以提高位线的放电速度，并可以满足不同的非易失性存储器对于放电时间的不同需求。附图说明图1是本专利技术实施例中的一种NVM的结构示意图；图2是本专利技术实施例中的一种电平监测电路的结构示意图；图3是本专利技术实施例中的时钟信号、第一比较器的输出与修调比特的时序图；图4是本专利技术实施例中的一种位线调节器的结构示意图。具体实施方式如
技术介绍
所言，NVM读数据的速度与BL差分信号的建立时间密切相关。NVM在进行读操作时，通过位线调节器在短时间内将位线预充电或者放电形成对应的差分信号。但是，现有技术中的位线放电方法存在着放电速度慢的问题，影响了NVM的数据读取速度。为解决上述问题，本专利技术实施例的技术方案通过所述电平监测电路在确定所述预充电电压大于预设的电压阈值时，输出对应的反馈信号发送至所述控制单元，以使得控制单元控制位线调节器中相应数量的放电通路开启，对所述位线进行放电处理，可以提高位线的放电速度，并可以满足不同的非易失性存储器对于放电时间的不同需求。为使本专利技术的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本专利技术的具体实施例做详细的说明。图1示出了本专利技术实施例中的一种非易失性存储器的结构示意图。参见图1，本专利技术实施例中的非易失性存储器可以包括电平监测电路101、控制单元102和位线调节器103。其中，电平监测电路101分别与控制单元102和位线调节器103耦接，控制单元102还与位线调节器103耦接。位线调节器103包括多路放电通路，多路放电通路用于对位线进行放电。在具体实施中，本专利技术实施例中的非易失性存储器在进行数据读取时，电平监测电路101首先对非易失性存储器的存储单元位线的预充电电压VBL进行监测，并当检测到非易失性存储器的存储单元位线的预充电电压VBL大于预设的电压阈值时，输出相应的反馈信号并发送至控制单元102。控制单元102在接收到电平监测电路101发送的反馈信号时，控制位线调节器103中相应数量的放电通路开启，以对位线进行放电，产生的偏置信号VBLbias通过对应的差分灵敏放大器SAi(0≤i≤n)和多路开端YUMX进入存储阵列104。上述的方案，通过电平监测电路101在确定预充电电压VBL大于预设的电压阈值时，输出对应的反馈信号发送至控制单元102，以使得控制单元102控制位线调节器103中相应数量的放电通路开启，从而对位线进行放电处理，由于放电通路的增加，可以提高位线的放电速度，并可以满足不同的非易失性存储器对于放电时间的不同需求。图2示出了本专利技术实施例中的一种电平监测电路的结构。参见图2，本专利技术实施例中的电平监测电路，用于对NVM中的存储单元的位线的预充电电压进行监测，具体可以包括开关电路201和第一比较器202。其中：开关电路201，适于本文档来自技高网...

【技术保护点】
1.一种非易失性存储器，其特征在于，包括：电平监测电路、控制单元和位线调节器；所述位线调节器，包括多路放电通路；所述电平监测电路，适于对读取数据时所述非易失性存储器的存储单元位线的预充电电压进行监测，并当检测到所述非易失性存储器的存储单元位线的预充电电压大于预设的电压阈值时，输出相应的反馈信号；所述控制单元，适于在接收到所述电平监测电路的反馈信号时，控制所述位线调节器中相应数量的放电通路开启，以对所述位线进行放电。

【技术特征摘要】
1.一种非易失性存储器，其特征在于，包括：电平监测电路、控制单元和位线调节器；所述位线调节器，包括多路放电通路；所述电平监测电路，适于对读取数据时所述非易失性存储器的存储单元位线的预充电电压进行监测，并当检测到所述非易失性存储器的存储单元位线的预充电电压大于预设的电压阈值时，输出相应的反馈信号；所述控制单元，适于在接收到所述电平监测电路的反馈信号时，控制所述位线调节器中相应数量的放电通路开启，以对所述位线进行放电。2.根据权利要求1所述的非易失性存储器，其特征在于，所述电平监测电路包括开关电路和第一比较器；所述开关电路，适于在确定预设的时钟信号为低电平信号时，将所述位线与所述第一比较器的反向输入端连接；在确定所述时钟信号为高电平时，断开所述位线与所述第一比较器的反向输入端的连接；所述第一比较器，适于将所述位线的预充电电压与预设的阈值电压进行比较，并在确定所述位线小于预设的阈值电压时，输出高电平信号作为所述反馈信号发送至所述控制单元。3.根据权利要求2所述的非易失性存储器，其特征在于，所述开关电路包括反相器、第一NMOS管和第一PMOS管和第一电容；所述反相器的输入端与所述时钟信号以及所述第一PMOS管的栅端耦接，所述反相器的输出端与所述第一NMOS管的栅端耦接；所述第一NMOS管的源端和所述第一PMOS管的源端分别与所述位线耦接，所述第一NMOS管的源端和所述第一PMOS管的源端分别与所述第一电容的第一端和所述第一比较器的反向输入端耦接，第一电容的第二端与地线耦接；所述第一比较器的正向输入端与所述阈值电压耦接，所述第一比较器的输出端与所述控制单元耦接。4.根据权利要求3所述的非易失性存储器，其特征在于，所述位线调节器包括第二比较器、第二NMOS管、第三NMOS管和预设的放电通路和至少一路放...

【专利技术属性】
技术研发人员：權彞振，倪昊，周耀，许家铭，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31