半导体器件的制造方法、衬底处理装置及存储介质制造方法及图纸

本发明专利技术涉及半导体器件的制造方法、衬底处理装置及存储介质。本发明专利技术的课题为在三维结构的FLASH存储器中也可形成良好特性的半导体器件。为了解决上述课题，本发明专利技术提供一种技术，该技术包括：在形成有绝缘膜的衬底被载置于处理室内的衬底载置部的状态下，向所述处理室供给处理气体；从等离子体生成部向所述处理室供给第一电力从而进行等离子体生成，并在所述绝缘膜上形成第一氮化硅层；以与所述等离子体生成并行的方式从离子控制部向所述处理室供给第二电力，从而在所述第一氮化硅层上形成比所述第一氮化硅层应力低的第二氮化硅层。

【技术实现步骤摘要】
半导体器件的制造方法、衬底处理装置及存储介质
本专利技术涉及半导体器件的制造方法、衬底处理装置及存储介质。
技术介绍
近年来，半导体器件有高度集成化的倾向。作为实现高度集成化的方法之一，提出了将电极等进行三维性地排列的三维结构。这样的半导体器件例如已经在专利文献1中公开了。专利文献1：日本特开2015-50466
技术实现思路
专利技术所要解决的课题在形成FLASH存储器的三维结构的过程中，必须将绝缘膜与牺牲膜交替进行层叠。然而，由于绝缘膜与牺牲膜的热膨胀率不同等的理由，在硅晶片中产生应力，在形成的过程中，存在层叠膜被破坏的现象。这样的现象可能导致半导体器件的特性的下降。因此，本专利技术的目的在于提供在三维结构的FLASH存储器中也可形成良好特性的半导体器件的技术。用于解决课题的手段为了解决上述课题，本专利技术提供一种技术，该技术包括：在形成有绝缘膜的衬底被载置于处理室内的衬底载置部的状态下，向所述处理室供给处理气体；从等离子体生成部向所述处理室供给第一电力从而进行等离子体生成，并在所述绝缘膜上形成第一氮化硅层；以与所述等离子体生成并行的方式从离子控制部向所述处理室供给第二电力，从而在所本文档来自技高网...

【技术保护点】
1.半导体器件的制造方法，其包括下述工序：在形成有绝缘膜的衬底被载置于处理室内的衬底载置部的状态下，向所述处理室供给处理气体的工序；从等离子体生成部向所述处理室供给第一电力从而进行等离子体生成，并在所述绝缘膜上形成第一氮化硅层的工序；和以与所述等离子体生成并行的方式从离子控制部向所述处理室供给第二电力，从而在所述第一氮化硅层上形成比所述第一氮化硅层应力低的第二氮化硅层的工序。

【技术特征摘要】
2017.02.16 JP 2017-0268501.半导体器件的制造方法，其包括下述工序：在形成有绝缘膜的衬底被载置于处理室内的衬底载置部的状态下，向所述处理室供给处理气体的工序；从等离子体生成部向所述处理室供给第一电力从而进行等离子体生成，并在所述绝缘膜上形成第一氮化硅层的工序；和以与所述等离子体生成并行的方式从离子控制部向所述处理室供给第二电力，从而在所述第一氮化硅层上形成比所述第一氮化硅层应力低的第二氮化硅层的工序。2.如权利要求1所述的半导体器件的制造方法，其中，形成所述第一氮化硅层的工序中，所述等离子体生成部向所述处理室供给高频电力，形成所述第二氮化硅层的工序中，所述等离子体生成部向所述处理室供给高频电力，并且所述离子控制部向所述处理室供给低频电力。3.如权利要求2所述的半导体器件的制造方法，其中，形成所述第二氮化硅层的工序之后，在从所述等离子体生成部供给了所述第一电力的状态下，停止来自所述离子控制部的第二电力的供给，在所述第二氮化硅层上形成第三氮化硅层。4.如权利要求3所述的半导体器件的制造方法，其中，所述离子控制部具有低频电源，所述低频电源被构成为以脉冲状供给低频电力。5.如权利要求4所述的半导体器件的制造方法，其中，所述处理气体包含氩。6.如权利要求5所述的半导体器件的制造方法，其中，形成所述第一氮化硅层时的所述第一电力的大小比形成所述第二氮化硅层时的高频的电力大。7.如权利要求3所述的半导体器件的制造方法，其中，所述处理气体包含氩。8.如权利要求2所述的半导体器件的制造方法，其中，所述离子控制部具有低频电源，所述低频电源被构成为以脉冲状供给低频电力。9.如权利要求8所述的半导体器件的制造方法，其中，所述处理气体包含氩。10.如权利要求2所述的半导体器件的制造方法，其中，所述处理气体包含氩。11.如权利要求1所述的半导体器件的制造方法，其中，形成所述第二氮化硅层的工序之后，在从所述等离子体生成部供给了所述第一电力的状态下，停止来自所述离子控制部的第二电力的供给，在所述第二氮化硅层上形成第三氮化硅层。12.如权利要求11所述的半导体器件的制...

【专利技术属性】
技术研发人员：岛本聪，芦原洋司，丰田一行，大桥直史，
申请(专利权)人：株式会社日立国际电气，
类型：发明
国别省市：日本,JP