半导体器件和半导体器件的制造方法技术

本发明专利技术涉及半导体器件和半导体器件的制造方法。半导体器件的台面部作为共掺杂层使用，所述半导体器件包含由第一氮化物半导体层形成的沟道基底层、由第二氮化物半导体层形成的沟道层、由第三氮化物半导体层形成的势垒层、台面型第四氮化物半导体层、覆盖所述台面部的栅极绝缘膜以及在所述栅极绝缘膜上形成的栅电极。所述台面部作为所述共掺杂层使用，从而在所述栅极绝缘膜和所述台面部之间的界面处产生的界面电荷可以被所述共掺杂层中的p型杂质或n型杂质抵消，并且可以提高阈值电位。另外，直到形成所述栅极绝缘膜为止，所述第四氮化物半导体层都是n型的，并且在形成所述栅极绝缘膜之后，使所述第四氮化物半导体层成为中性或p型的。

Semiconductor device and manufacturing method of semiconductor device

The invention relates to a method for manufacturing semiconductor devices and semiconductor devices. The platform face of a semiconductor device is used as a co-doping layer, the semiconductor device comprises a channel base layer formed by a first nitride semiconductor layer, a channel layer formed by a second nitride semiconductor layer, a barrier layer formed by a third nitride semiconductor layer, a mesa type fourth nitride semiconductor layer, and a cover for the platform surface. The gate insulating film of the part and the gate electrode formed on the gate insulating film. The table face is used as the co-doping layer, so that the interface charge generated at the interface between the gate insulating film and the table face can be counteracted by p-type impurities or N-type impurities in the co-doping layer, and the threshold potential can be increased. In addition, the fourth nitride semiconductor layer is n-shaped until the gate insulating film is formed, and after the gate insulating film is formed, the fourth nitride semiconductor layer becomes neutral or p-shaped.

【技术实现步骤摘要】
半导体器件和半导体器件的制造方法相关申请的交叉引用2017年1月27日提交的日本专利申请号2017-012688的包含说明书、附图和摘要的公开内容通过引用整体并入本文。
本专利技术涉及半导体器件及半导体器件的制造方法，且特别地讲，本专利技术可优选用于使用氮化物半导体的半导体器件及该半导体器件的制造方法。
技术介绍
与Si和GaAs相比，GaN类氮化物半导体具有宽带隙和高电子迁移率。因此，期待将GaN类氮化物半导体应用于用于高击穿电压应用、高输出应用和高频应用的晶体管。因此，近年来已经积极开发了GaN类氮化物半导体。在这样的晶体管之中，具有常关特性的晶体管是有用的，因此正在研究具有常关特性的结构。例如，日本专利号5684574公开了一种半导体器件，其包含基底层、电子供给层、二维电子气体消除层、栅极绝缘膜和栅电极。基底层、电子供给层和二维电子气体消除层都是纤维锌矿型III族氮化物半导体层，其主表面从(0001)面沿任意方向倾斜10°以内。
技术实现思路
本专利技术人着眼于研究并开发使用氮化物半导体的半导体器件，认真研究半导体器件的特性的改善，且特别是讨论具有常关特性的晶体管的结构(台面型(mesa-type)MOS结构)。在研究的过程中，本专利技术人已经发现在台面型层(上述二维电子气体消除层)和栅极绝缘膜之间的界面处诱导不期望的正电荷并且无法获得期望的阈值电位的问题。如上所述，在使用氮化物半导体的半导体器件的改善方面还有余地，并且期望研究用于改善其特性的半导体器件的构造和该半导体器件的制造方法。其他目的和新颖特征将从本说明书和附图的描述中显而易见。以下简要说明本申请所公开的实施方式之中的典型实施方式的概要。在本申请所公开的一个实施方式中示出的半导体器件中，顺序地层压由第一氮化物半导体层形成的沟道基底层、由第二氮化物半导体层形成的沟道层和由第三氮化物半导体层形成的势垒层(barrierlayer)。在层压体上，半导体器件具有由台面型第四氮化物半导体层形成的台面部。第四氮化物半导体层具有n型杂质和p型杂质，并且p型杂质的浓度高于n型杂质的浓度。在本申请所公开的一个实施方式中示出的半导体器件的制造方法包括将含有p型杂质和n型杂质的第四氮化物半导体层加工成台面型的步骤，和在所述台面型第四氮化物半导体层上形成栅极绝缘膜的步骤。该制造方法还包括在形成栅极绝缘膜的步骤之后激活在第四氮化物半导体层中的p型杂质的步骤。在本申请所公开的一个实施方式中示出的半导体器件的制造方法包括在含有p型杂质和n型杂质的第四氮化物半导体层上形成绝缘膜的步骤，和在绝缘膜上形成导电膜的步骤。该制造方法还包括通过加工第四氮化物半导体层、绝缘膜和导电膜形成第四氮化物半导体层、栅极绝缘膜和栅电极的层压体的步骤。该制造方法还包括在形成绝缘膜的步骤之后激活在第四氮化物半导体层中的p型杂质的步骤。根据在本申请中公开的下文描述的典型实施方式中示出的半导体器件，可以改善半导体器件的特性。根据在本申请中公开的下文描述的典型实施方式中示出的半导体器件的制造方法，可以制造具有优异特性的半导体器件。附图说明图1为示出第一实施方式的半导体器件的构造的截面图(cross-sectionalview)；图2为示意性示出第四氮化物半导体层(台面部)的构造的截面图；图3A、3B和3C为示意性示出从台面型第四氮化物半导体层(台面部)形成步骤到杂质激活步骤的步骤的截面图；图4A和4B为在台面型第四氮化物半导体层(台面部)和栅极绝缘膜层压部的层压部附近的能带图(banddiagram)；图5为示出第一实施方式的半导体器件的制造步骤的截面图；图6为示出第一实施方式的半导体器件的制造步骤的截面图；图7为示出第一实施方式的半导体器件的制造步骤的截面图；图8为示出第一实施方式的半导体器件的制造步骤的截面图；图9为示出第一实施方式的半导体器件的制造步骤的截面图；图10为示出第一实施方式的半导体器件的制造步骤的截面图；图11为示出第一实施方式的半导体器件的制造步骤的截面图；图12为示出第一实施方式的半导体器件的制造步骤的截面图；图13为示出第一实施方式的半导体器件的制造步骤的截面图；图14为示出第一实施方式的半导体器件的制造步骤的截面图；图15为示出第一实施方式的半导体器件的制造步骤的截面图；图16为示出第一实施方式的半导体器件的制造步骤的截面图；图17为示出第一实施方式的半导体器件的制造步骤的截面图；图18为示出第一实施方式的半导体器件的制造步骤的截面图；图19为示出第一实施方式的半导体器件的制造步骤的截面图；图20为示出第一实施方式的半导体器件的制造步骤的截面图；图21为示出第一实施方式的半导体器件的制造步骤的截面图；图22为示出第一实施方式的半导体器件的制造步骤的截面图；图23为示出第一实施方式的半导体器件的制造步骤的截面图；图24为示出第二实施方式的半导体器件的构造的截面图；图25为示出第三实施方式的半导体器件的构造的截面图；图26为示出第四实施方式的半导体器件的构造的截面图；图27为示出第四实施方式的半导体器件的制造步骤的截面图；图28为示出第四实施方式的半导体器件的制造步骤的截面图；图29为示出第四实施方式的半导体器件的制造步骤的截面图；图30为示出第四实施方式的半导体器件的制造步骤的截面图；图31为示出第四实施方式的半导体器件的制造步骤的截面图；图32为示出第四实施方式的半导体器件的制造步骤的截面图；图33为示出第四实施方式的半导体器件的制造步骤的截面图；图34为示出第四实施方式的半导体器件的制造步骤的截面图；图35为示出第四实施方式的半导体器件的制造步骤的截面图；图36为示出第四实施方式的半导体器件的制造步骤的截面图；图37为示出第五实施方式的第一应用例的半导体器件的构造的截面图；图38为示出第五实施方式的第二应用例的半导体器件的构造的截面图；图39为示出第五实施方式的第三应用例的半导体器件的构造的截面图；图40为示出第五实施方式的第四应用例的半导体器件的构造的截面图；图41为示出第五实施方式的第五应用例的半导体器件的构造的截面图；具体实施方式在下面描述的实施方式中，为了方便起见，在需要时，将在多个部分或实施方式中描述本专利技术。然而，除非另外陈述，否则这些部分或实施方式彼此不是无关的，并且一个部分或实施方式作为其他部分或实施方式的整体或一部分的修改例、应用例、详细说明或补充说明而与之相关。在以下实施方式中，当提到要素的数量等(包括数量、数值、量、范围等)时，它们可以不限于该具体数量，而可以大于或小于该具体数量，除了特别地明确规定的情况以及在理论上明确限于具体数量的情况之外。此外，在以下实施方式中，除了特别地明确规定的情况以及从理论的观点来看认为明显不可或缺的情况等之外，要素(包括要素步骤等)不一定是不可或缺的。类似地，在以下实施方式中，当提到要素等的形状、位置关系等时，除了特别地明确规定的情况以及从理论的观点来看认为明显不正确的情况之外，将包括与该形状等基本上相似或类似的那些。本声明也适用于上述要素等的数量(包括数量、数值、量、范围等)。在下文中，将参考附图描述实施方式。在用于说明实施方式的所有附图中，对具有相同功能的构件赋予相同或相关的符号，并省略其重复说明。当存在多个类似的构件(区域本文档来自技高网...

【技术保护点】
1.一种半导体器件，包含：第一氮化物半导体层；在所述第一氮化物半导体层上形成的第二氮化物半导体层；在所述第二氮化物半导体层上形成的第三氮化物半导体层；在所述第三氮化物半导体层上形成的台面型第四氮化物半导体层；在所述第三氮化物半导体层上及在所述第四氮化物半导体层的一侧上形成的源电极；在所述第三氮化物半导体层上及在所述第四氮化物半导体层的另一侧上形成的漏电极；覆盖所述第四氮化物半导体层的栅极绝缘膜；和在所述栅极绝缘膜上形成的栅电极，其中所述第二氮化物半导体层的电子亲和力大于所述第一氮化物半导体层的电子亲和力且大于所述第三氮化物半导体层的电子亲和力，其中所述第四氮化物半导体层的电子亲和力大于或等于所述第一氮化物半导体层的电子亲和力，且其中所述第四氮化物半导体层具有p型杂质和n型杂质，并且所述p型杂质的浓度大于所述n型杂质的浓度。

【技术特征摘要】
2017.01.27 JP 2017-0126881.一种半导体器件，包含：第一氮化物半导体层；在所述第一氮化物半导体层上形成的第二氮化物半导体层；在所述第二氮化物半导体层上形成的第三氮化物半导体层；在所述第三氮化物半导体层上形成的台面型第四氮化物半导体层；在所述第三氮化物半导体层上及在所述第四氮化物半导体层的一侧上形成的源电极；在所述第三氮化物半导体层上及在所述第四氮化物半导体层的另一侧上形成的漏电极；覆盖所述第四氮化物半导体层的栅极绝缘膜；和在所述栅极绝缘膜上形成的栅电极，其中所述第二氮化物半导体层的电子亲和力大于所述第一氮化物半导体层的电子亲和力且大于所述第三氮化物半导体层的电子亲和力，其中所述第四氮化物半导体层的电子亲和力大于或等于所述第一氮化物半导体层的电子亲和力，且其中所述第四氮化物半导体层具有p型杂质和n型杂质，并且所述p型杂质的浓度大于所述n型杂质的浓度。2.根据权利要求1所述的半导体器件，其中所述第四氮化物半导体层中的所述p型杂质的浓度是所述n型杂质的浓度的五倍以上。3.根据权利要求1所述的半导体器件，其中所述第四氮化物半导体层中的所述p型杂质的浓度是所述n型杂质的浓度的十倍以上。4.根据权利要求1所述的半导体器件，其中所述第四氮化物半导体层中的所述p型杂质的浓度和所述第四氮化物半导体层的膜厚度的乘积大于或等于1×1012cm-2。5.根据权利要求1所述的半导体器件，其中所述第四氮化物半导体层含有氢；且其中所述p型杂质的浓度大于所述n型杂质的浓度和所述氢的浓度之和。6.根据权利要求1所述的半导体器件，还包含：在所述第三氮化物半导体层上形成的第五氮化物半导体层，其中所述第四氮化物半导体层在所述第五氮化物半导体层上形成。7.根据权利要求6所述的半导体器件，其中所述第五氮化物半导体层为台面型，且其中在所述第三氮化物半导体层上形成所述第五氮化物半导体层和所述第四氮化物半导体层的层压体。8.根据权利要求1所述的半导体器件，其中所述第四氮化物半导体层、所述栅极绝缘膜和所述栅电极的平面形状基本相同。9.根据权利要求1所述的半导体器件，其中所述台面型第四氮化物半导体层的侧表面具有锥形形状。10.一种半导体器件的制造方法，所述方法包括以下步骤：(a)在第一氮化物半导体层上形成第二氮化物半导体层；(b)在所述第二氮化物半导体层上形成第三氮化物半导体层；(c)在所述第三氮化物半导体层上形成包含p型杂质和n型杂质的第四氮化物半导体层；(d)将所述第四氮化物半导体层加工成台面型；(e)在...

【专利技术属性】
技术研发人员：中山达峰，宫本广信，冈本康宏，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本,JP