用于可变啁啾雷达的缓冲器样本大小控制制造技术

在所描述的实例中，一种雷达信号处理方法(100)包含提供(101)模拟前端AFE，所述模拟前端包含接收路径中的耦合在天线和ADC之间的放大器，其中ADC输出耦合到弹性ADC缓冲器(弹性缓冲器)的输入，所述弹性ADC缓冲器包含具有用于从所述ADC写入样本(样本)同时通过高速接口将较早写入的样本读取到第一信号处理器的经划分存储器。发射路径包含由所述AFE提供的经耦合以驱动天线的至少一个功率放大器。跨越经编程以被使用的雷达帧中所有啁啾确定(102)最大公约数GCD。对于每一帧，将所述弹性缓冲器的样本大小动态地控制(103)为恒定地等于所述GCD，用于遍及所述帧中所有啁啾从一个存储块读取样本以及将样本写入到另一存储块。

Buffer sample size control for variable chirped radar

In the described example, a radar signal processing method (100) includes a (101) analog front-end AFE, which includes an amplifier coupled between the antenna and ADC in the reception path, in which the ADC output is coupled to the input of an elastic ADC buffer (elastic buffer), and the elastic ADC buffer contains the use of the slave buffer. The ADC writes the sample (sample) and reads the earlier written sample to the partitioned memory of the first signal processor through a high-speed interface. The transmit path contains at least one power amplifier coupled to drive the antenna provided by the AFE. Cross programming is used to determine (102) the greatest common divisor GCD of all chirps in the radar frames used. For each frame, the dynamic control of the sample size of the elastic buffer (103) is constant equal to the GCD, which is used to read all the chirps from one memory block throughout the frame and to write the sample into another memory block.

【技术实现步骤摘要】
【国外来华专利技术】用于可变啁啾雷达的缓冲器样本大小控制
本专利技术涉及支持可变长度模/数转换器(ADC)数据传送的雷达系统。
技术介绍
常规雷达传感器单元(雷达系统)包括模拟前端(合成器、混频器、模/数转换器(ADC)等)和信号处理模块/单元(例如，快速傅立叶变换(FFT)、数字信号处理器(DSP)或微控制器单元(MCU))。雷达系统中的数据处理以系统循环/帧为基础执行。帧包含数目N个经频率调制的连续波(FMCW)斜坡/啁啾。啁啾是用于雷达处理的数据的最小逻辑单位。在经典的雷达系统中，帧中的每一啁啾包含相同数目的ADC样本和相同取样速率。ADC和信号处理单元之间的典型接口是已知高速接口(HSI)中的一个，例如包括低电压差分信号(LVDS)或相机串行接口(CSI，例如CSI-2)。雷达系统的一个应用是用于汽车碰撞避免。汽车雷达前端经由HSI将来自所接收雷达信号的ADC取样数据传送到DSP或其它信号处理模块。经由HSI发射的“M”(例如，128、256或512)个ADC样本的每一突发称为啁啾，且“N”是形成雷达帧的此类啁啾的数目。DSP通常逐帧处理数据帧以确定车辆的雷达系统前方任何障碍物/车辆的范围、速度和角度。在典型的汽车雷达系统中，相应帧中的每一啁啾包含相同数目的ADC样本。为简化设计且减少额外组件(例如在雷达系统中添加另一基于锁相回路(PLL)的时钟)的成本，可在接收路径中使用管线化先进先出(FIFO)乒乓(ping-pong)/循环缓冲器。乒乓缓冲器具有拥有至少2个存储块(或例项)的经划分存储器，使得当一个存储器块正写入所接收雷达信息时，另一存储块可能正删除先前写入的信息。此缓冲器提供挑选通常以几百万样本/秒(MSPS)指定的与ADC取样速率脱离关联的HSI通道数据速率的弹性和灵活性。
技术实现思路
在所描述实例中，雷达系统包含ADC和本文中被称作HSI的总线之间的弹性ADC缓冲器(下文称为“弹性缓冲器”，例如乒乓缓冲器)。弹性缓冲器包含具有至少2个存储块的经划分存储器，所述存储块用于从ADC写入样本(样本)，同时通过HSI将较早写入的样本读出到第一信号处理器。所接收的每一雷达帧可包含具有不同数目的样本/啁啾的多个啁啾。跨越经编程以由雷达系统使用的帧中的所有啁啾逐帧动态地确定最大公约数(GCD)，使得在每一帧中的第一啁啾之前确定GCD。对于每一帧，弹性缓冲器的样本的大小(样本大小)动态地控制为等于GCD，以用于遍及帧中的所有啁啾从存储块中的一个读取样本且将样本写入到存储块中的另一个。具有比GCD多的样本的每一啁啾划分成子啁啾，所述子啁啾具有等于所述GCD的2个或更多个增量。附图说明图1是根据实例实施例的雷达信号处理的实例方法中的步骤的流程图，其中用于针对帧中的所有啁啾从存储块读取样本且将样本写入到存储块的弹性缓冲器的样本大小控制为等于GCD。图2是根据实例实施例包含实例雷达前端的雷达系统的框图，所述雷达前端包含具有ADC和HSI之间的弹性缓冲器的实例雷达前端芯片。图3是根据实例实施例跨越简化帧的图2的雷达系统的雷达系统操作的描绘，其中跨越经编程以被使用的帧中的所有啁啾确定GCD，且控制乒乓缓冲器以动态地确定(从GCD)用于写入功能和读取功能之间的每一切换以实现遍及帧中的所有啁啾从存储块读取样本以及将样本写入到存储块两者的样本大小。具体实施方式在图式中，相似参考标号用于指定类似或等效元件。一些所说明的动作或事件可与其它动作或事件以不同次序和/或同时发生。此外，实施根据本公开的方法可能不需要一些所说明的动作或事件。如果第一装置“耦合”到第二装置，那么连接可通过其中在路径中仅存在寄生效应的直接电连接，或通过经由包含其它装置和连接的中间项的间接电连接。对于间接耦合，中间项一般不会修改信号的信息，但是可能会调整其电流电平、电压电平和/或功率电平。如本文所使用，举例来说，“硬件”可包含离散组件的组合、集成电路、专用集成电路、现场可编程门阵列、通用处理或服务器平台，或其它合适的硬件。作为一实例，“软件”可包含一或多个对象、代理、线程、代码行、子例程、单独的软件应用、一或多个代码行，或在一或多个软件应用中或一或多个处理器上操作的其它合适的软件结构，或其它合适的软件结构。在一个实例实施例中，软件可包含一或多个代码行或在通用软件应用中操作的其它合适的软件结构，例如操作系统，以及一或多个代码行或在专用软件应用中操作的其它合适的软件结构。在实例实施例的基于CMOS的雷达系统中，可在帧内挑选不同啁啾简档以增强雷达系统性能，其中ADC样本的数目在帧中的不同啁啾之间不同。相应地，在实例实施例的雷达系统中，不同长度和取样速率的啁啾在帧层级处交错，ADC取样速率为可变的，且ADC样本的数目可在每一雷达帧中的不同啁啾之间变化。现有雷达系统解决方案依赖于取样速率和样本大小跨越帧中的所有啁啾为相同的，因此其直接使用模/数转换器(ADC)时钟划分版本(奈奎斯特ADC)或额外锁相回路(PLL)(前端滤波和ADC之后的灵活再取样器)，而无定位在ADC(或多个ADC)与信号处理单元之间的ADC缓冲器。高速接口(HSI)接收器并不支持有规律地改变的接口时钟速率，例如不同啁啾之间。此外，HSI接收器不期望接收待以随机大小突发发射到信号处理器的数据，使得不允许限制(突发之间的空隙)。这两个因素使雷达系统设计变复杂。一种技术使用ADC和信号处理器之间的乒乓缓冲器，其通常较好地工作以减少额外PLL的成本。然而，如果上文所描述的可变因素(可变ADC取样速率、帧中不同啁啾之间的可变数目的ADC样本)在雷达系统应用中存在，那么所述技术失败。所描述的实例包含接收路径中的在ADC和HSI之间的弹性缓冲器，其逐帧动态地控制使得用于针对每一帧中的所有啁啾从存储块读取样本且将样本写入到另一存储块的样本大小等于帧的GCD。定时引擎(例如，雷达定时产生器(RTG))可用于动态控制。如本文所使用的“弹性缓冲器”是具有拥有至少2个存储块/例项(例如，第一存储块和第二存储块)的经划分存储器的缓冲器，使得当一个存储块正写入新接收的雷达信息时，另一存储块可能正删除所读出的先前接收的雷达信息/数据。往复缓冲器是专门形式的FIFO(先入先出)队列，其将存储块划分为两个相等半部，其中一个半部(写入缓冲器)通常始终可用于写入，且另一半部(读取缓冲器)通常在写入缓冲器填充时以单一动作排空，且乒乓动作使前者写入缓冲器现可用于读取。乒乓缓冲器类似于环形或循环缓冲器，因为信息可继续写入到其中，只要对应的读取过程在其填充之前排空缓冲器即可。如上所述，在典型的雷达应用中，所有啁啾具有相同大小。在更为新近的高性能雷达应用中，每一帧中的啁啾具有大小为k*2n的ADC样本，k是小整数，且n可在帧中的不同啁啾之间不同，例如用于针对机动车辆的碰撞避免应用在不同距离处使对象成像。实例帧具有拥有128个样本的至少一个啁啾、拥有256个样本的至少一个啁啾，以及拥有512个样本的至少一个啁啾。雷达系统具有在发射帧中的第一啁啾之前编程的帧参数(包含每啁啾样本数目的啁啾序列)。此编程帧信息用于确定GCD在此特定帧实例中为128，且用于从一个存储块读取所存储雷达数据且将雷达数据写入到另一存储块的弹性缓冲器的样本大小控制为GCD＝128个样本文档来自技高网...

【技术保护点】
1.一种雷达信号处理方法，其包括：提供模拟前端AFE，所述模拟前端包含接收路径中的耦合在至少一个天线和至少一个模/数转换器ADC之间的放大器，所述ADC的输出耦合到弹性ADC缓冲器(弹性缓冲器)的输入，所述弹性ADC缓冲器包含具有至少2个存储块的经划分存储器，所述存储块用于从所述ADC写入样本(样本)，同时通过高速接口HSI将所述样本中的较早写入的样本读出到第一信号处理器，且发射路径包含由所述AFE提供的至少一个功率放大器，所述发射路径包含用于从来自所述第一信号处理器或第二信号处理器的所接收波形数据产生波形的波形产生器，所述波形产生器的输出将所述波形耦合到经耦合以在所述天线或另一天线处驱动的所述功率放大器的输入；跨越经编程以被使用的雷达信号帧(帧)中的多个啁啾确定最大公约数GCD，以及针对每一所述帧，将所述弹性缓冲器的所述样本的大小(样本大小)动态地控制为等于所述GCD，用于遍及所述帧中所有所述啁啾从所述存储块中的一个读取所述样本以及将所述样本写入到所述存储块中的另一个，其中具有比所述GCD多的样本的每一所述啁啾划分成子啁啾，所述子啁啾具有等于所述GCD的2个或更多个增量。

【技术特征摘要】
【国外来华专利技术】2015.11.12 US 14/939,7031.一种雷达信号处理方法，其包括：提供模拟前端AFE，所述模拟前端包含接收路径中的耦合在至少一个天线和至少一个模/数转换器ADC之间的放大器，所述ADC的输出耦合到弹性ADC缓冲器(弹性缓冲器)的输入，所述弹性ADC缓冲器包含具有至少2个存储块的经划分存储器，所述存储块用于从所述ADC写入样本(样本)，同时通过高速接口HSI将所述样本中的较早写入的样本读出到第一信号处理器，且发射路径包含由所述AFE提供的至少一个功率放大器，所述发射路径包含用于从来自所述第一信号处理器或第二信号处理器的所接收波形数据产生波形的波形产生器，所述波形产生器的输出将所述波形耦合到经耦合以在所述天线或另一天线处驱动的所述功率放大器的输入；跨越经编程以被使用的雷达信号帧(帧)中的多个啁啾确定最大公约数GCD，以及针对每一所述帧，将所述弹性缓冲器的所述样本的大小(样本大小)动态地控制为等于所述GCD，用于遍及所述帧中所有所述啁啾从所述存储块中的一个读取所述样本以及将所述样本写入到所述存储块中的另一个，其中具有比所述GCD多的样本的每一所述啁啾划分成子啁啾，所述子啁啾具有等于所述GCD的2个或更多个增量。2.根据权利要求1所述的方法，其中由所述HSI使用的通道速率遍及所述帧为恒定的，且被设定成所述帧中由所述ADC使用的最高取样速率。3.根据权利要求1所述的方法，其中所述弹性缓冲器包括乒乓缓冲器。4.根据权利要求1所述的方法，其进一步包括在所述ADC和所述弹性缓冲器之间使用抽选器来抽选所述样本。5.根据权利要求1所述的方法，其中所述接收路径包含多个信道，且所述发射路径包含多个信道。6.根据权利要求1所述的方法，其中所述第一信号处理器的输出耦合到引擎控制单元ECU的输入，其中所述ECU提供包含机动车辆的碰撞避免的引擎控制功能。7.根据权利要求1所述的方法，其中所述波形产生器自身在从所述第一或所述第二信号处理器接收所述波形数据之后直接合成所述波形。8.根据权利要求1所述的方法，其中数/模转换器DAC在所述第一或所述第二信号处理器...

【专利技术属性】
技术研发人员：亚斯比尔·辛格·纳亚尔，布莱恩·金斯伯格，
申请(专利权)人：德州仪器公司，
类型：发明
国别省市：美国,US