线性啁啾信号发生器制造技术

本发明专利技术的信号发生器的特征在于，具备：基准信号源，其输出时钟信号；PLL(Phase Loced Loop：锁相环)电路，其使用所述时钟信号，利用包含分频器的反馈环路型电路生成啁啾信号；以及线性度改善处理器，其检测由所述PLL电路生成的第M(M为大于等于1的整数)周期的啁啾信号的频率，以使得在第M+1个以后的周期中由所述PLL电路生成的啁啾信号的频率与期望频率之差小于检测出的所述频率与所述期望频率之差的方式来控制所述分频器的分频数。利用该结构，能够在避免雷达系统的暂停的同时，补偿PLL电路的闭环结构和LF的时间常数的影响也被包含在内的啁啾信号的线性度劣化。

【技术实现步骤摘要】
【国外来华专利技术】线性啁啾信号发生器
本专利技术涉及作为产生信号波形的电路的信号发生器。
技术介绍
信号发生器是能够生成任意信号波形或任意频率的信号的电路。例如使用PLL(PhaseLocedLoop：锁相环)电路或DDS(DirectDigitalSynthesizer：直接数字合成器)等构成信号发生器。PLL电路是如下的电路：其具备电压控制振荡器(VCO：VoltageControlledOscillator)、分频器、LF(LoopFilter：环路滤波器)、相位频率比较器(PFD：PhaseFrequencyDetector)和基准信号源，对被分频后的VCO(VoltageControlledOscillator：电压控制振荡器)的输出信号的相位与基准信号源的相位进行比较，通过将与该误差相当的电流或电压经LF反馈给VCO而使VCO的振荡频率稳定。在FMCW(FrequencyModulatedContinuous-WaveRadar：调频连续波雷达)雷达装置中，发送器发送的啁啾信号被检测对象物体反射，由接收器接收其反射波。在接收器中，由混频器来进行接收信号与在接收时由发送器发送的发送信号的混合。由于混频器的输出信号的频率由接收信号与发送信号之间的时间差决定，因此，根据混频器的输出信号，进行距检测对象物体的距离以及与检测对象物体的相对速度等的计算。作为这样的用于雷达的啁啾信号，使用时间-频率特性为三角波状或锯齿波的信号，但要求频率相对于时间的变化是线性的(频率相对于时间呈直线地被扫描)。例如，如在非专利文献1中所述，已知在利用PLL电路生成啁啾信号时，在三角波形状的啁啾信号的极大点和极小点附近线性度劣化。图16是示出由PLL电路生成三角波状的啁啾信号时的输出信号的时间-频率特性的一例的图。横轴是时间，纵轴是频率。PLL电路为闭环结构并且在环路内具有LF，由此，由于时间常数而导致响应性发生延迟。由于延迟的发生而使得在PLL电路输出的啁啾信号中发生过冲或下冲，从而线性度劣化。这时，PLL电路输出的啁啾信号由于响应性的延迟而相对于期望的啁啾信号在时间轴方向和频率轴方向上产生偏差。例如，作为补偿PLL电路输出的啁啾信号的线性度劣化的现有技术，在专利文献1中示出了使用了PLL电路和频率检测器的信号发生器的结构。该信号发生器通过将DAC的输出信号的时间-频率特性形成为三角波状输入到PLL电路中并且PFD比较DAC的输出信号的相位和经分频后的VCO的输出信号的相位的结构来生成啁啾信号。并且，通过检测VCO的控制电压和输出频率来测定V-F特性，控制DAC的输出信号的时间-频率特性以对其非线性度进行补偿，由此提高啁啾信号的线性度。然而，在该信号发生器中，存在如下的缺点：即使补偿VCO的非线性的V-F特性，也无法补偿由于PLL电路的闭环结构和LF的时间常数导致的线性度劣化。在非专利文献2中，作为补偿PLL电路输出的啁啾信号的线性度的现有技术，示出了使用PLL电路和控制部的信号发生器的结构，其中，所述控制部通过测定经分频后的VCO的输出信号的相位和基准信号源的输出信号的相位来控制分频器。在该信号发生器中，预先估计PLL电路的传递函数，并根据测定出的经分频后的VCO的输出信号的相位来预测VCO的输出信号的相位。并且，以使得消除预测出的VCO的输出信号的相位与期望的VCO的输出信号的相位之差的方式，使用传递函数来控制分频器。利用该信号发生器，能够补偿由于PLL电路的闭环结构和LF的时间常数导致的啁啾信号的线性度劣化。在先技术文献专利文献专利文献1：日本特开2014-62824号公报非专利文献非专利文献1:S.Ayhan等，"FPGAControlledDDSBasedFrequencySweepGenerationofHighLinearityforFMCWRadarSystems"，MicrowaveConference2012The7thGerman.非专利文献2:M.Pichler等，"Phase-errorMeasurementandCompensationinPLLFrequencySynthesizersforFMCWSensors-II:Theory"，IEEETansactiononCircuitsandSystems-I:RegularPapers.
技术实现思路
专利技术要解决的课题然而，在非专利文献2中所看到的现有技术的信号发生器中，PLL电路的传递函数由于温度变化和/或时效劣化而变化，因此，随着估计出的传递函数与实际的传递函数的差异增大，啁啾信号的线性度劣化。因此存在如下的缺点：需要持续高频度地对时刻变化的传递函数进行估计，在进行估计的期间内必须暂停雷达系统。这样，在现有技术中存在如下的课题：在雷达的实际运用中难以补偿还包括PLL电路的闭环结构和LF的时间常数的影响在内的啁啾信号的线性度劣化。本专利技术是为了解决上述那样的课题而完成的，其目的在于提供一种信号发生器，其在避免雷达系统的暂停的同时，补偿还包括PLL电路的闭环结构和LF的时间常数的影响在内的啁啾信号的线性度劣化。用于解决课题的手段本专利技术的信号发生器的特征在于具备：基准信号源，其输出时钟信号；PLL(PhaseLocedLoop：锁相环)电路，其使用所述时钟信号，利用包含分频器的反馈环路型电路生成啁啾信号；以及线性度改善处理器，其检测由所述PLL电路生成的第M(M为大于等于1的整数)周期的啁啾信号的频率，以使得在第M+1个以后的周期中由所述PLL电路生成的啁啾信号的频率与期望频率之差小于检测出的所述频率与所述期望频率之差的方式来控制所述分频器的分频数。专利技术效果根据本专利技术，能够在避免雷达系统暂停的同时，补偿还包括PLL电路的闭环结构和LF的时间常数的影响在内的啁啾信号的线性度劣化。附图说明图1是示出实施方式1的信号发生器300的一个结构例的结构图。图2是示出实施方式1的线性度改善处理器20的一个结构例的结构图。图3是示出实施方式1的线性度改善处理器20中的分频数的运算过程的一例的流程图。图4是示出第M周期的啁啾信号的可变分频器3的分频数的图。图5是示出PLL电路10输出的第M周期的啁啾信号的时间-频率特性的图。图6是示出由分频数计算器105计算出的NM+1(t+D)的图。图7是示出实施方式2的信号发生器31的一个结构例的结构图。图8是示出实施方式2的线性度改善处理器21的一个结构例的结构图。图9是示出实施方式2的线性度改善处理器21中的频率数据的运算过程的一例的流程图。图10是示出第M周期的啁啾信号的被输入到DDS6中的频率数据的图。图11是示出由频率数据计算器106计算出的kM+1(t+D)的图。图12是示出实施方式3的信号发生器32的一个结构例的结构图。图13是示出实施方式3的线性度改善处理器22的一个结构例的结构图。图14是示出实施方式3的线性度改善处理器22中的频率数据的运算过程的一例的流程图。图15是示出由fLO计算部107计算出的hM+1(t+D)的图。图16是示出由PLL电路生成三角波状的啁啾信号时的输出信号的时间-频率特性的一例的图。具体实施方式实施方式1.以下，对本专利技术的实施方式1进行说明。图1是示出实施方式1的信号发生器30的一个结构例的结本文档来自技高网...

【技术保护点】
一种信号发生器，其特征在于，该信号发生器具备：基准信号源，其输出时钟信号；PLL(Phase Loced Loop：锁相环)电路，其使用所述时钟信号，利用包含分频器的反馈环路型电路生成啁啾信号；以及线性度改善处理器，其检测由所述PLL电路生成的第M周期的啁啾信号的频率，以使得在第M+1个以后的周期中由所述PLL电路生成的啁啾信号的频率与期望频率之差小于检测出的所述频率与所述期望频率之差的方式来控制所述分频器的分频数，其中，M为大于等于1的整数。

【技术特征摘要】
【国外来华专利技术】1.一种信号发生器，其特征在于，该信号发生器具备：基准信号源，其输出时钟信号；PLL(PhaseLocedLoop：锁相环)电路，其使用所述时钟信号，利用包含分频器的反馈环路型电路生成啁啾信号；以及线性度改善处理器，其检测由所述PLL电路生成的第M周期的啁啾信号的频率，以使得在第M+1个以后的周期中由所述PLL电路生成的啁啾信号的频率与期望频率之差小于检测出的所述频率与所述期望频率之差的方式来控制所述分频器的分频数，其中，M为大于等于1的整数。2.根据权利要求1所述的信号发生器，其特征在于，所述线性度改善处理器根据检测出的所述频率与所述期望频率之差来控制所述分频器的分频数。3.根据权利要求1或2所述的信号发生器，其特征在于，当检测出的所述频率与所述期望频率之差为正时，所述线性度改善处理器减小所述分频器的分频数，当检测出的所述频率与所述期望频率之差为负时，所述线性度改善处理器增大所述分频器的分频数。4.根据权利要求1～3中的任一项所述的信号发生器，其特征在于，所述线性度改善处理器计算从在所述期望频率下产生峰值的时刻起直到在检测出的所述频率下产生峰值的时刻为止的延迟，并且在控制第M+1个以后的周期的特定时刻下的所述分频器的分频数时，使用比所述PLL电...

【专利技术属性】
技术研发人员：和田平，水谷浩之，田岛贤一，桧枝护重，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：日本,JP