采样保持与比较锁存电路制造技术

采样保持与比较锁存电路，涉及集成电路技术。本发明专利技术包括采样保持电路模块、比较锁存电路模块和共模电平反相器模块，采样保持电路模块和共模电平反相器模块的输出端分别连接到比较锁存电路模块的两个输入端。本发明专利技术的有益效果是，在维持较高的采样速度和精度下，通过采用较少的器件和较小的芯片面积，实现了采样保持功能，降低了整个设计过程中的设计难度，在电路和版图设计上更加易于实现。

【技术实现步骤摘要】
采样保持与比较锁存电路
本专利技术涉及集成电路技术。
技术介绍
采样保持电路是模拟电路和混合电路中广泛应用的关键单元电路，特别是在AD转换器以及DA转换器中。采样保持电路主要对模拟输入信号进行采样，并保持一定时间以便后级电路进行处理。比较锁存是对采样保持的信号进行比较处理，得到数字信号。采样保持电路与比较锁存电路作为信号链中的关键模块直接决定整颗芯片的性能，是实现AD转换的必要手段。特别是对于Flash结构设计的AD转换器，比较器的性能和面积决定了整颗芯片的性能和面积，采用Flash结构设计的AD转换器比较器个数达到2n-1个。例如：一个8位的纯Flash结构的AD转换器需要255个比较器。虽然可以通过分段结构来减小比较器的数目，但一次分段后需要的比较器至少也要31个比较器，而分段次数越多，带来的偏差也就越大，这样如何尽量减小采样保持及比较器的面积就成为必须面对的问题。经典采样保持电路结构：如图1所示为为经典采样保持电路图。经典采样保持电路由单位增益缓冲器、MOS开关管及存储电容组成。M1～M5连接成单位增益缓冲器，其中M1与M2为差分对，M3与M4组成电流镜负载，M5作为尾电流管，在实际工作中针对M5管需增加偏置电路；M6～M8为开关管，C为采样保持电容，S1、S1d、S2为开关管M6～M8的控制时序。如图2所示为根据图1简化的经典采样保持电路框图。在采样阶，段S1与S1d闭合，将Vin信号存储在C上，其中S1d为S1的延迟时钟用于消除输入馈通所产生的影响；在保持阶，段S2闭合，Vin信号转移到AMP(运算放大器)输入端，通过AMP所形成的单位缓冲器完成采样保持工作。如图3所示为为经典的高速比较器电路。M11与M12组成差分对，M13与M14为时钟控制的差分对，M15、M16、M17、M18组成再生环，M19为控制再生环工作状态的开关，M9与M10组成反相器构成比较器输出缓冲电路。当比较器在复位阶段：CLK为高电平，开关管M19导通，将复位点r1和r2两端短接。时钟控制的差分对M13和M14在r1和r2输入与前置放大成比例的不平衡电流。在比较阶段：CLK为低电平，存在于再生点r1和r2的不平衡电压由PMOS和NMOS晶体管组成的再生环迅速放大到数字电平。由前述，经典的采样保持电路结构比较复杂，需要采用经典的差分对结构，所采用元器件数目较多，占用面积较大。这样大大增加了芯片的复杂程度，和版图布局布线的设计难度，不利于对于采样电路应用比较多的大规模集成电路设计。
技术实现思路
本专利技术所要解决的技术问题是，提出一种更加简单的基于CMOS反相器设计的采样保持电路结构，该结构通过采用较少的器件和较小的芯片面积，可以在维持较高的采样速度和精度下，实现采样保持功能，在电路和版图设计上更加易于实现，可广泛应用于各类大规模模拟与混合电路设计之中。本专利技术解决所述技术问题采用的技术方案是，采样保持与比较锁存电路，其特征在于，包括采样保持电路模块、比较锁存电路模块和共模电平反相器模块，采样保持电路模块和共模电平反相器模块的输出端分别连接到比较锁存电路模块的两个输入端。所述采样保持电路模块包括：第一输入端，其通过第一选通开关K1连接到第一电容C1的正极；第二输入端，其通过第二选通开关K2连接到第一电容C1的正极；第三输入端，其通过第三选通开关K3连接到第二电容C2的正极；第四输入端，其通过第四选通开关K4连接到第二电容C2的正极；第一电容C1的负极和第二电容C2的负极接第一CMOS反相器的输入端；第一CMOS反相器的输入端连接第二十三MOS管M23的源极和漏极，第一CMOS反相器的输出端接第三电容C3的正极；第一CMOS反相器的输入端还连接第二十四MOS管M24的电流输入端；第二十四MOS管M24的电流输出端连接第三电容C3的正极；第三电容C3的负极接第二CMOS反相器的输入端；第二CMOS反相器的输入端连接第二十七MOS管M27的源极和漏极，第二CMOS反相器的输出端通过第五选通开关K5接第一参考点；第二CMOS反相器的输入端还连接第二十八MOS管M28的电流输入端；第二十八MOS管M28的电流输出端连接第二CMOS反相器的输出端。所述第一CMOS反相器和第二CMOS反相器皆由两个串联的MOS管构成。所述比较锁存电路模块包括：第三十一MOS管M31，其电流输入端接系统高电平，其栅端作为第二时钟的输入端，其电流输出端接第三十三MOS管M33的电流输入端和第三十五MOS管M35的电流输入端；第三十二MOS管M32，其电流输入端接第三十四MOS管M34的电流输出端和第三十六MOS管M36的电流输出端，其电流输出端接地，其栅端作为第二时钟的反向信号输入端；第三十三MOS管M33，其栅端接第一参考点，其电流输出端接第三十四MOS管M34的电流输入端、第三十五MOS管M35的栅端和第三十六MOS管M36的栅端；第三十四MOS管M34，其栅端接第一参考点，其电流输入端还接第二参考点；第三十五MOS管M35，其电流输出端接第四十一MOS管M41的电流输出端，其电流输出端还与第一参考点连接；第三十六MOS管M36，其电流输入端接第四十一MOS管M41的电流输出端，其栅端接第三十五MOS管的栅端，其栅端还接第二参考点。第三十七MOS管M37，其电流输入端接系统高电平VDD，电流输出端接第四十一MOS管的电流输入端，栅端接第三参考点；第三十八MOS管M38，其电流输入端接系统高电平VDD，电流输出端接第三参考点，栅端接第三十七MOS管的电流输出端；第三十九MOS管M39，其栅端接第三时钟输入端，其电流输入端接系统高电平VDD，电流输出端接第三十七MOS管M37的栅端；第四十MOS管M40，其栅端接第三时钟输入端，其电流输入端接系统高电平VDD，电流输出端接第三十八MOS管M38的栅端；第四十一MOS管M41，其栅端接第三时钟输入端；第四十二MOS管M42，其栅端接第三时钟输入端，其电流输出端接第二参考点，其电流输入端接第三参考点；第三参考点通过一个反相器连接到最终输出端。所述共模电平反相器模块由串联的第二十九MOS管M29和第三十MOS管M30构成，第二十九MOS管M29和第三十MOS管M30的栅极相接于串联连接点，串联连接点通过第六选通开关K6连接到第二参考点，所述串联连接点为第二十九MOS管M29的电流输出端和第三十MOS管M30的电流输入端的连接点。本专利技术的有益效果是，在维持较高的采样速度和精度下，通过采用较少的器件和较小的芯片面积，实现了采样保持功能，降低了整个设计过程中的设计难度，在电路和版图设计上更加易于实现。附图说明图1为经典采样保持电路图。图2为经典采样保持电路框图。图3为采经典高速比较器电路图。图4为本专利技术所采用采样保持电路图。图5为本专利技术所采用比较锁存电路的电路图。图6为本专利技术所采用采样保持及比较锁存完整电路图。图7为本专利技术所采用时序图。图8为本专利技术采样保持功能验证波形图。图9为本专利技术比较锁存仿真波形图图10为本专利技术THD及ENOB仿真波形图。具体实施方式本专利技术直接采用CMOS反相器作为共模输出电压以及AMP使用，完成对输入信号的采样保持功能。本专利技术利用CMOS反相器输出端与输入端短接，所产生的电压(一般为Vdd/2，本文档来自技高网...

【技术保护点】
1.采样保持与比较锁存电路，其特征在于，包括采样保持电路模块、比较锁存电路模块和共模电平反相器模块，采样保持电路模块和共模电平反相器模块的输出端分别连接到比较锁存电路模块的两个输入端。

【技术特征摘要】
1.采样保持与比较锁存电路，其特征在于，包括采样保持电路模块、比较锁存电路模块和共模电平反相器模块，采样保持电路模块和共模电平反相器模块的输出端分别连接到比较锁存电路模块的两个输入端。2.如权利要求1所述的采样保持与比较锁存电路，其特征在于，所述采样保持电路模块包括：第一输入端，其通过第一选通开关(K1)连接到第一电容(C1)的正极；第二输入端，其通过第二选通开关(K2)连接到第一电容(C1)的正极；第三输入端，其通过第三选通开关(K3)连接到第二电容(C2)的正极；第四输入端，其通过第四选通开关(K4)连接到第二电容(C2)的正极；第一电容(C1)的负极和第二电容(C2)的负极接第一CMOS反相器的输入端；第一CMOS反相器的输入端连接第二十三MOS管(M23)的源极和漏极，第一CMOS反相器的输出端接第三电容(C3)的正极；第一CMOS反相器的输入端还连接第二十四MOS管(M24)的电流输入端；第二十四MOS管(M24)的电流输出端连接第三电容(C3)的正极；第三电容(C3)的负极接第二CMOS反相器的输入端；第二CMOS反相器的输入端连接第二十七MOS管(M27)的源极和漏极，第二CMOS反相器的输出端通过第五选通开关(K5)接第一参考点；第二CMOS反相器的输入端还连接第二十八MOS管(M28)的电流输入端；第二十八MOS管(M28)的电流输出端连接第二CMOS反相器的输出端。3.如权利要求1所述的采样保持与比较锁存电路，其特征在于，所述第一CMOS反相器和第二CMOS反相器皆由两个串联的MOS管构成。4.如权利要求1所述的采样保持与比较锁存电路，其特征在于，所述比较锁存电路模块包括：第三十一MOS管(M31)，其电流输入端接系统高电平，其栅端作为第二时钟的输入端，其电流输出端接第三十三MOS管(M33)的电流输入端和第三十五MOS管(M35)的电流输入端；第三十二MOS管(M32)，其电流输入端接第三十四MOS管(M34)的电流输出端和第三十六...

【专利技术属性】
技术研发人员：李永凯，杨平，廖志凯，岑远军，冯浪，彭箫天，
申请(专利权)人：成都华微电子科技有限公司，
类型：发明
国别省市：四川,51