一种采样保持电路制造技术

公开了一种采样保持电路。根据本实用新型专利技术一个实施例的采样保持电路包括：第一比较器，其第一输入端接收输入信号，第二输入端接收输出信号，输出端输出作为输入信号与输出信号的比较结果的进位信号；逻辑电路，其第一输入端耦接到第一比较器的输出端其输出端输出数据信号；数模转换器，耦接到逻辑电路的输出端，将所述数据信号转换成所述输出信号。本实用新型专利技术实施例的采样保持方法可以及时、准确的对信号信息进行采样。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术的实施例涉及电子电路，更具体但是并非排它地涉及一种采样保持电路。
技术介绍
电路系统中，通常需要获取一些信号的幅值信息，尤其是峰值/振幅信息。图1示出了一种峰值采样保持电路100，用以获取信号Vin的峰值信息，并将该信息输出为VOT。电路100包括电源信号V⑵地信号VeND ；PMOS器件Pl的源端耦接至电源信号V⑵漏极耦接至输出信号Vott ；采样保持电容Cl耦接于输出信号V-和VeND之间，用以保持输出信号Vott ； 放大器/比较器101，其正端耦接至输入信号Vin，负端耦接至输出信号VOTT。系统100的工作原理如下1)当输出信号Vqut的小于输入信号Vin时，放大器/比较器101的正端电压低于负端电压，其输出端为较低电平。PMOS器件Pl导通，电源Vcc开始对电容充电，直至V-和Vin基本相等。如果Vin增大，Vott将跟随增大；2)当输入信号Vin 变小或保持不变时，由于没有放电电路，Vot将保持不变。因此，输出信号Vott包含了输入信号Vin的峰值信息。但是，众所周知，MOS器件的特殊结构会使得MOS器件产生漏电流。如图所示的PMOS器件P1，在其源极和漏极之间存在反向偏置(阴极耦接至高电位V。。，阳极耦接至低电位Vott)的寄生二极管D1。由于二极管不能达到理想的截止特性，Vrc将通过二极管Dl从对Cl充电。假定Cl为IOOpF,漏电流为InA，经过20ms后，Vout电压将升高0. 2V。 在绝大多数系统中，这种因为漏电流产生的输出电压增大是不可接受的。需要提供更好的系统/方法，对信号进行采样保持，
技术实现思路
考虑到现有技术中的一个或多个问题，本技术的目的是提供一种采样保持电路及其方法。为此，本技术的实施例提供了一种采样保持电路，其特征在于，包括第一比较器，其第一输入端接收输入信号，第二输入端接收输出信号，输出端输出作为输入信号与输出信号的比较结果的进位信号；逻辑电路，其第一输入端耦接到第一比较器的输出端其输出端输出数据信号；数模转换器，耦接到逻辑电路的输出端，将所述数据信号转换成所述输出信号。根据本技术的实施例，所述逻辑电路具备第二输入端，从外部接收时钟信号。根据本技术的实施例，采样保持电路还包括第二比较器，其第一输入端接收所述输入信号，第二输入端接收所述输出信号，其输出端耦接到逻辑电路的第二输入端。根据本技术的实施例，所述逻辑电路包括门电路，其第一输入端耦接到第一比较器的输出端，第二输入端耦接到时钟信号，算术单元，其第一输入端耦接到门电路的输出端，其输出端耦接到所述模数转换器。根据本技术的实施例，所述逻辑电路包括门电路，其第一输入端耦接到第一比较其的输出端，第二输入端耦接到时钟信号，算术单元，其第一输入端耦接到门电路的输出端，第二输入端耦接到第二比较器的输出端，其输出端耦接到所述模数转换器。根据本技术的实施例，采样保持电路还包括计数器，其输入端耦接到所述时钟信号，输出端耦接到所述逻辑电路的第三输入端。根据本技术的实施例，所述逻辑电路包括门电路，其第一输入端耦接到第一比较器的输出端，第二输入端耦接到时钟信号，算术单元，其第一输入端耦接到门电路的输出端，第三输入端耦接到所述计数器的输出端，其输出端耦接到所述模数转换器。根据本技术的实施例，采样保持电路还包括第三比较器，其第一输入端接收输入信号，第二输入端接收参考信号，输出端输出比较结果；计数器，其输入端耦接到所述第三比较器的输出端，输出端耦接到所述逻辑电路的第三输入端；其中，所述数模转换器在另一输出端所述参考信号。根据本技术的实施例，所述逻辑电路包括门电路，其第一输入端耦接到第一比较器的输出端，第二输入端耦接到时钟信号，算术单元，其第一输入端耦接到门电路的输出端，第三输入端耦接到所述计数器的输出端，其输出端耦接到所述模数转换器。根据本技术的实施例，所述门电路为与门电路或者或门电路。本技术实施例的采样保持方法可以及时、准确的对信号信息进行采样。例如， 能够对峰值信息进行采样保持。附图说明本技术将通过例子并参照附图的方式说明，其中图1示出一种现有的采样保持电路，图2A示出一款根据本技术的一个实施例的采样保持电路的示意图，图2B示出算术单元204的一款实施例，图3示出一款根据本技术一个实施例的采样保持电路的示意图，图4示出一款根据本技术一个实施例的采样保持电路的示意图，图5示出一款根据本技术一个实施例的采样保持电路的示意图，图6示出一个半波信号及其产生的方波信号。具体实施方式在下文所述的特定实施例代表本技术的示例性实施例，并且本质上仅为示例说明而非限制。在说明书中，提及“一个实施例”或者“实施例”意味着结合该实施例所描述的特定特征、结构或者特性包括在本技术的至少一个实施例中。术语“在一个实施例中”在说明书中各个位置出现并不全部涉及相同的实施例，也不是相互排除其他实施例或者可变实施例。本说明书中公开的所有特征，或公开的所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以以任何方式组合。下面将参考附图详细说明本技术的具体实施方式。贯穿所有附图相同的附图标记表示相同的部件或特征。图2A示出了根据本技术一个实施例的采样保持电路的示意性方框图。如图 2A所示，电路200包括信号输入端，提供模拟的输入信号Vin ；信号输出端，提供模拟的输出信号Vqut ；控制电路2001，接收所述输入信号Vin和所述输出信号VQUT，输出数据信号207 ； 数模转换电路205，将所述数据信号207转换为所述输出信号V。UT。在一个实施例中，控制电路2001，包括第一比较器201，其两个输入端分别接收输入信号Vin和输出信号Vott，将所述输入信号Vin和所述输出信号Vott比较，输出进位信号 206 ；逻辑电路202，在其一个输入端接收所述进位信号206，在输出端输出数据信号207。在一个实施例中，电路200还包括，时钟信号输入端，接收时钟信号CLK ；在其他的实施例中， 时钟信号可以由控制电路2001或者控制电路的一部分逻辑电路202产生，从而不需要外部电路提供时钟信号。在图2A示出的实施例中，逻辑电路202可以包括与门电路203和算术单元204。 进位信号206和时钟信号CLK分别耦接至与门电路203的两个输入端，当进位信号206为高电平时，与门电路203的输出208为第二时钟信号。当进位信号206为低电平时，时钟信号CLK被屏蔽，与门电路203的输出208保持低电平。在其他的实施例中，进位信号206可以通过其他方法屏蔽时钟信号，或者使能/不使能振荡器从而屏蔽时钟信号。各种可以使时钟信号不对后级产生影响的方法都可以认为是屏蔽。图2A中各个单元之间是耦接关系，耦接表示各单元可以是直接相连接，可以是通过其他反相器、导线、逻辑门、传输门、触发器、门电路等间接连接。还可以通过其他的功能单元，逻辑单元算术单元等相连。除非有特殊性说明或者排除性说明，实线的连接并不仅仅表示直接相连，也表示耦接关系。假定在某初始时刻，Vott为一个小于Vin的较低电位。第一比较器201的负端电位将低于其正端电位，比较器201的输出，即进位信号206为高电平。在高电平的作用本文档来自技高网...

【技术保护点】
１．一种采样保持电路，其特征在于，包括：第一比较器，其第一输入端接收输入信号，第二输入端接收输出信号，输出端输出作为输入信号与输出信号的比较结果的进位信号；逻辑电路，其第一输入端耦接到第一比较器的输出端，其输出端输出数据信号；数模转换器，耦接到逻辑电路的输出端，将所述数据信号转换成所述输出信号。

【技术特征摘要】

【专利技术属性】
技术研发人员：李伊珂，席小玉，王飞，李正兴，
申请(专利权)人：成都芯源系统有限公司，
类型：实用新型
国别省市：90