一种双时钟抗单粒子锁存器制造技术

本发明专利技术公开了一种双时钟抗单粒子锁存器电路，其具有两路时钟输入信号，由两路完全相同时钟信号分别控制数据逻辑电路以及具有冗余节点的存储结构，可确保发生在单元内部单粒子瞬态事件时，不会发生单粒子翻转事件。对于发生在单元外部芯片时钟网络上的单粒子瞬态事件时，则可在时钟网络上实现一对滤波器驱动多个双时钟抗单粒子锁存器的时钟树结构，可消除来自于单元外时钟网络上单粒子瞬态脉冲。本发明专利技术有效降低单元内、外任意时钟节点以及多个时钟节点上产生单粒子瞬态脉冲的概率，且应用本发明专利技术锁存器的集成电路，抗单粒子瞬态加固电路(晶体管数量)的引入数量上要远小于传统加固设计，具有功耗低、速度快、面积小的低开销特点。

【技术实现步骤摘要】
一种双时钟抗单粒子锁存器
本专利技术涉及一种锁存器单元电路，尤其涉及一种抗单粒子瞬态与抗单粒子翻转的锁存器单元电路，属于抗辐照设计

技术介绍
高能质子或高能中子撞击原子核产生的辐射以及宇宙射线中的重核粒子都能引起电路状态的改变，如组合逻辑中的瞬变、存储类单元的位翻转等，这种效应是单个粒子作用的结果，通常称为单粒子效应。抗单粒子加固技术，特别是针对近年来所凸显的单粒子翻转(SEU)、单粒子瞬态(SET)单粒子软错误事件，一直为国内外的研究热点。T.Calin等人在IEEETransactiononNuclearScience(IEEE核科学汇刊)上发表的“UpsethardenedmemorydesignforsubmicroCMOSTechnology”(亚微米CMOS工艺中抗翻转加固的存储单元设计)(1996年12月第6期第43卷，第2874-2878页)首次提出了DICE(DualInterlockedStrorageCell)结构，该结构采用双互锁的形式，能有效抑制单粒子翻转，同时相对于三模冗余(TMR)技术，加固开销较小，因此到目前为止DICE结构广泛应用于抗单粒子本文档来自技高网...

【技术保护点】
1.一种双时钟抗单粒子锁存器电路，其特征在于包括：第一时钟缓冲电路(11)、第二时钟缓冲电路(12)、第一数据输入电路(13)和第二数据输入电路(14)和锁存体(15)；其中，第一时钟缓冲电路(11)的输入信号为时钟输入信号CK1，输出信号分别为CK1的同向逻辑信号CKNN1和反向逻辑信号CKN1；第二时钟缓冲电路(12)的输入信号为时钟输入信号CK2，输出信号分别为CK2的同向逻辑信号CKNN2和反向逻辑信号CKN2；第一数据输入电路(13)与第二数据输入电路(14)的输入信号相连接，为数据输入信号D；所述锁存体(15)数据输入端D2与所述第一数据输入电路(13)输出相连接，所述锁存体(15...

【技术特征摘要】
1.一种双时钟抗单粒子锁存器电路，其特征在于包括：第一时钟缓冲电路(11)、第二时钟缓冲电路(12)、第一数据输入电路(13)和第二数据输入电路(14)和锁存体(15)；其中，第一时钟缓冲电路(11)的输入信号为时钟输入信号CK1，输出信号分别为CK1的同向逻辑信号CKNN1和反向逻辑信号CKN1；第二时钟缓冲电路(12)的输入信号为时钟输入信号CK2，输出信号分别为CK2的同向逻辑信号CKNN2和反向逻辑信号CKN2；第一数据输入电路(13)与第二数据输入电路(14)的输入信号相连接，为数据输入信号D；所述锁存体(15)数据输入端D2与所述第一数据输入电路(13)输出相连接，所述锁存体(15)数据输入端D1与所述第二数据输入电路(14)输出相连接；所述第一数据输入电路(13)由所述第二时钟缓冲电路(12)的输出信号CKNN2和CKN2控制，所述第二数据输入电路(14)由所述第一时钟缓冲电路(11)的输出信号CKNN1和CKN1控制；锁存体(15)由第一时钟缓冲电路(11)的输出信号CKNN1和CKN1和所述第二时钟缓冲电路(12)的输出信号CKNN2和CKN2控制；锁存体(15)输出信号分别为Q、QN。2.根据权利要求1所述的双时钟抗单粒子锁存器电路，其特征在于：所述第一时钟缓冲电路(11)包括第一PMOS管(21)、第一NMOS管(22)、第二PMOS管(23)和第二NMOS管(24)；其中，第一PMOS管(21)的栅极与第一NMOS管(22)的栅极接一起，作为输入端CK1，第一PMOS管(21)的漏极与第一NMOS管(22)的漏极连接一起，引出输出端CKN1，同时与第二PMOS管(23)的栅极和第二NMOS管(24)的栅极连接，第二PMOS管(23)的漏极和第二NMOS管(24)的漏极接一起，作为输出端CKNN1；第一PMOS管(21)的源极和第二PMOS管(23)的源极均接电源VDD，第一NMOS管(22)的源极和第二NMOS管(24)的源极均接地。3.根据权利要求1所述的双时钟抗单粒子锁存器电路，其特征在于：所述第二时钟缓冲电路(12)包括第三PMOS管(25)、第三NMOS管(26)、第四PMOS管(27)和第四NMOS管(28)；其中，第三PMOS管(25)的栅极与第三NMOS管(26)的栅极接一起，作为输入端CK2，第三PMOS管(25)的漏极与第三NMOS管(26)的漏极连接一起，引出输出端CKN2，同时与第四PMOS管(27)的栅极和第四NMOS管(28)的栅极连接，第四PMOS管(27)的漏极和第四NMOS管(28)的漏极接一起，作为输出端CKNN2；第三PMOS管(25)的源极和第四PMOS管(27)的源极均接电源VDD，第三NMOS管(26)的源极和第四NMOS管(28)的源极均接地。4.根据权利要求1所述的一种双时钟抗单粒子锁存器电路，其特征在于：所述第一数据输入电路(13)包括：第五PMOS管(31)、第六PMOS管(32)、第五NMOS管(33)和第六NMOS管(34)；其中，第五PMOS管(31)、第六PMOS管(32)、第五NMOS管(33)、第六NMOS管(34)依次串联。5.根据权利要求4所述的双时钟抗单粒子锁存器电路，其特征在于：所述第二数据输入电路(14)包括：第七PMOS管(35)、第八PMOS管(36)、第七NMOS管(37)和第八NMOS管(38)；其中，第七PMOS管(35)、第八PMOS管(36)、第七NMOS管(37)、第八NMOS管(38)依次串联，第五PMOS管(31)的源极和第七PMOS管(35)的源极接电源VDD，第六NMOS管(34)的源极和第八NMOS管(38)的源极接地；第五PMOS管(31)、第六NMOS管(34)、第七PMOS管(35)、第八NMOS管(38)的栅级连接一起，作为输入端D，第六PMOS管(32)的栅极连接第二时钟缓冲电路(12)输出CKNN2，第五NMOS管(33)的栅极连接第二时钟缓冲电路(12)输出CKN2，第六PMOS管(32)的漏极和第五NMOS管(33)的漏极连接在一起，作为第一数据输入电路输出端D2；第八PMOS管(36)的栅极连接第一时钟缓冲电路(11)输出CKNN1，第七NMOS管(37)的栅极连接第一时钟缓冲电路(11)输出CKN1，第八PMOS管(36)的漏极和第七NMOS管(37)的漏极连接在一起，作为第二数据输入电路(12)输出端D1。6.根据权利要求1所述的双时钟抗单粒子锁存器，其特征在于：所述锁存体(15)包括第九PMOS管(410)、第九NMO...

【专利技术属性】
技术研发人员：王丹，岳素格，王亮，孙永姝，李东强，王福庆，赵丽丽，李建成，赵元富，
申请(专利权)人：北京时代民芯科技有限公司，北京微电子技术研究所，
类型：发明
国别省市：北京,11