触发器制造技术

一种触发器，使用在所述触发器内部生成的信号生成第一反馈信号。所述触发器包含第一级电路、第二级电路和第三级电路。所述第一级电路接收第一数据信号和时钟信号并且通过第一节点生成第一内部信号。所述第二级电路接收所述第一内部信号、所述时钟信号和所述第一反馈信号，并且通过第二节点生成第二内部信号。所述第三级电路在时钟信号处于第一电平时使用第二内部信号和时钟信号通过锁存第二内部信号而生成第二数据信号。所述第二级电路在时钟信号处于第二电平时基于第一反馈信号切断第二节点与电源之间的至少一个第一电流路径。所述触发器能够在根据时钟信号锁存输入数据信号时减少功率消耗。

trigger

A trigger that generates the first feedback signal using the signals generated inside the trigger. The trigger comprises a first stage circuit, a second level circuit and a third stage circuit. The first stage circuit receives the first data signal and the clock signal, and generates the first internal signal through the first node. The second stage circuit receives the first internal signal, the clock signal and the first feedback signal, and generates a second internal signal through the second node. The third stage circuit generates a second signal by using a second internal signal and a clock signal through a Suo Cundi two internal signal when the clock signal is in the first electricity. The second level circuit cuts off at least one first current path between the second node and the power supply based on the first feedback signal when the clock signal is in second power. The flip-flop can reduce power consumption when latching input data signals according to clock signals.

【技术实现步骤摘要】
触发器
本公开涉及一种触发器。更具体来说，本公开涉及一种包含触发器的半导体系统。
技术介绍
随着集成电路(integratedcircuit，IC)的开发，存在生产超小的、高度可靠的、高速的并且低电力的包含计算机的电子器件的明显趋势。此外，由于集成度的改进，集成电路的复杂度逐渐增加。例如，100,000个或更多个晶体管可以集成到极大规模集成电路(verylargescaleintegratedcircuit，VLSI)的一个芯片中。因此，此复杂的集成电路的设计被视为影响集成电路的性能的重要因素。具体来说，标准单元(cell)用作预制造的逻辑装置，以改进专用集成电路(applicationspecificintegratedcircuit，ASIC)的设计效率。一个标准单元包含多个晶体管，并且提供逻辑功能(AND、OR、XOR、XNOR等等)或存储功能(触发器、锁存器等等)。此外，可以通过集合执行不同功能的个体标准单元来配置标准单元库。这里，执行存储功能的触发器是使用将输入的经延迟输出馈送回到输入的结构而能够在两个稳定状态中保持一位信息的基本电路。基本上，存在各种触发器，诸如D触发器、本文档来自技高网...

【技术保护点】
一种触发器，其使用在所述触发器内部生成的信号生成第一反馈信号，所述触发器包括：第一级电路，其接收第一数据信号和时钟信号，并且通过第一节点生成第一内部信号；第二级电路，其接收所述第一内部信号、所述时钟信号和所述第一反馈信号，并且通过第二节点生成第二内部信号；以及第三级电路，其使用所述第二内部信号和所述时钟信号，通过在所述时钟信号处于第一电平时锁存所述第二内部信号而生成第二数据信号，其中所述第二级电路在所述时钟信号处于第二电平时基于所述第一反馈信号切断所述第二节点与电源之间的至少一个第一电流路径。

【技术特征摘要】
2016.10.31 KR 10-2016-01434201.一种触发器，其使用在所述触发器内部生成的信号生成第一反馈信号，所述触发器包括：第一级电路，其接收第一数据信号和时钟信号，并且通过第一节点生成第一内部信号；第二级电路，其接收所述第一内部信号、所述时钟信号和所述第一反馈信号，并且通过第二节点生成第二内部信号；以及第三级电路，其使用所述第二内部信号和所述时钟信号，通过在所述时钟信号处于第一电平时锁存所述第二内部信号而生成第二数据信号，其中所述第二级电路在所述时钟信号处于第二电平时基于所述第一反馈信号切断所述第二节点与电源之间的至少一个第一电流路径。2.根据权利要求1所述的触发器，其特征在于，所述第二级电路基于所述第一内部信号和所述时钟信号在所述第二节点与所述电源之间形成第二电流路径。3.根据权利要求2所述的触发器，其特征在于，在以下时候，所述第二级电路切断所述至少一个第一电流路径和所述第二电流路径，使得所述第二节点保持放电：所述第二节点被放电；所述第一内部信号在所述第一电平和所述第二电平中的一个电平保持不变；并且所述时钟信号从所述第一电平过渡到所述第二电平。4.根据权利要求3所述的触发器，其特征在于，在以下时候，所述第二级电路形成所述第二电流路径，使得所述第二节点通过所述第二电流路径预充电：所述第二节点被放电；所述第一内部信号在所述第一电平和所述第二电平中的另一个电平保持不变；并且所述时钟信号从所述第一电平过渡到所述第二电平。5.根据权利要求1所述的触发器，其特征在于，所述第一反馈信号包括使用所述第二内部信号生成的信号。6.根据权利要求5所述的触发器，其特征在于，所述第一反馈信号进一步包括使用所述第二数据信号生成的信号。7.根据权利要求1所述的触发器，其特征在于，所述第二级电路包括：上拉电路，其将所述电源连接到所述第二节点；以及下拉电路，其将接地连接到所述第二节点，所述上拉电路包括：至少一个第一PMOS晶体管，其通过接收所述时钟信号而受到控制以接通/断开；至少一个第二PMOS晶体管，其通过接收所述第一内部信号而受到控制以接通/断开；以及至少一个第三PMOS晶体管，其通过接收所述第一反馈信号而受到控制以接通/断开，并且所述下拉电路包括：至少一个第一NMOS晶体管，其通过接收所述时钟信号而受到控制以接通/断开；至少一个第二NMOS晶体管，其通过接收所述第一内部信号而受到控制以接通/断开；以及至少一个第三NMOS晶体管，其通过接收所述第一反馈信号而受到控制以接通/断开。8.根据权利要求1所述的触发器，其特征在于，所述第二级电路包括基于所述第一反馈信号而受到控制以接通/断开的至少一个开关装置，并且通过断开所述开关装置而切断所述至少一个第一电流路径。9.根据权利要求1所述的触发器，其特征在于，所述第一级电路进一步接收第二反馈信号，包括基于所述第二反馈信号而受到控制以接通/断开的至少一个开关装置，并且基于所述第二反馈信号通过使所述第一节点接地或者将所述第一节点连接到所述电源，控制所述开关装置使得所述第一节点不浮动。10.一种触发器，其连接到电源和接地，并且通过从所述触发器外部接收第一数据信号和时钟信号而生成第二数据信号，所述触发器包括：第一级电路，其使用所述第一数据信号和所述时钟信号通过第一节点生成第一内部信号；第二级电路，其通过第二节点生成第二内部信号；以及第三级电路，其使用所述第二内部信号和所述时钟信号通过锁存所述第二内部信号而生成所述第二数据信号，其中所述第一级电路接收使用所述第一内部信号生成的第一反馈信号，并且基于所述第一反馈信号通过使所述第一节点接地或将所述第一节点连接到所述电源而防止所述第一节点浮动。11.根据权利要求10所述的触发器，其特征在于，所述第一级电路包括：与门，其通过接收所述第一反馈信号和所述时钟信号而生成第一输出信号；以及或非门，其通过接收所述第一输出信号和所述第一数据信号而生成第二输出信号。12.根据...

【专利技术属性】
技术研发人员：黄铉澈，金雅凛，金珉修，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR