像素阵列基板制造技术

本发明专利技术公开了一种像素阵列基板，包括多个像素单元。每一像素单元包括薄膜晶体管、配置于薄膜晶体管上的第一绝缘层、配置于第一绝缘层上的共用电极、覆盖共用电极的第二绝缘层以及设置于第二绝缘层上的像素电极。第一绝缘层具有第一贯孔。共用电极具有开口且与第一贯孔连通。第二绝缘层具有第二贯孔与开口以及第一贯孔连通。像素电极通过第二贯孔、开口及第一贯孔与薄膜晶体管电性连接。第一贯孔相对的两个第一边缘与开口的相对的两个第三边缘切齐。开口的第四边缘未邻接第一贯孔与第二贯孔。

【技术实现步骤摘要】
像素阵列基板
本专利技术是有关于一种基板，且特别是有关于一种像素阵列基板。
技术介绍
随着显示科技的进步，显示面板的解析度规格不断提升。以边缘场切换(Fringe-FieldSwitching,FFS)模式的显示面板为例，其像素阵列基板包括薄膜晶体管、与薄膜晶体管电性连接的像素电极以及与像素电极重叠的共用电极。一般而言，薄膜晶体管上覆盖有第一绝缘层，共用电极配置于第一绝缘层上，第二绝缘层覆盖共用电极，而像素电极设置于第二绝缘层上。像素电极至少需穿过共用电极的开口以及第二绝缘层的开口方能与薄膜晶体管电性连接。为使像素电极穿过共用电极时不易与共用电极短路，共用电极的开口的所有边缘与第二绝缘层的开口的所有边缘之间需保留一段相当的距离，所述距离占去实际上能用以显示的面积而使解析度不易更进一步地提升。
技术实现思路
本专利技术提供一种像素阵列基板，包括所述像素阵列基板的显示面板具有高解析度。本专利技术的像素阵列基板包括多个像素单元。每一像素单元包括一薄膜晶体管、配置于薄膜晶体管上的一第一绝缘层、配置于第一绝缘层上的一共用电极、覆盖共用电极的一第二绝缘层以及设置于第二绝缘层上的一像素电极。第一绝缘层具有一第一贯孔，第一贯孔具有于一第一方向上彼此相对的两个第一边缘以及于一第二方向上彼此相对的两个第二边缘。共用电极具有一开口且与第一贯孔连通，开口具有于第一方向上相对的两个第三边缘以及于第二方向上的至少一第四边缘，且共用电极的开口的第三边缘与第一绝缘层的第一贯孔的第一边缘切齐。第二绝缘层具有一第二贯孔且与开口以及第一贯孔连通，共用电极的开口的第四边缘未邻接第一贯孔与第二贯孔。像素电极通过第二绝缘层的第二贯孔、共用电极的开口及第一绝缘层的第一贯孔与薄膜晶体管电性连接。在本专利技术的一实施例中，上述的共用电极的开口在第一方向上的宽度与第一绝缘层的第一贯孔在第一方向上的宽度实质相等。在本专利技术的一实施例中，上述的共用电极的开口在第二方向上的宽度大于第一绝缘层的第一贯孔在第二方向上的宽度。在本专利技术的一实施例中，上述的共用电极具有分别定义开口的第三边缘及至少一第四边缘的相对两个第一侧壁及至少一第二侧壁。第二绝缘层覆盖共用电极的至少一第二侧壁而不覆盖共用电极的第一侧壁。在本专利技术的一实施例中，上述的像素电极延伸至覆盖共用电极的第二侧壁的第二绝缘层上，而不覆盖共用电极的第一侧壁。在本专利技术的一实施例中，上述的像素电极具有一连接部，用以连接薄膜晶体管，连接部的至少一部分位于第一绝缘层的第一贯孔之内且与共用电极的开口的第三边缘相隔一距离。在本专利技术的一实施例中，上述的像素电极具有一连接部，用以连接薄膜晶体管，连接部在第一方向上的宽度小于共用电极的开口在第一方向上的宽度。在本专利技术的一实施例中，上述的第二绝缘层的第二贯孔在第一方向上具有彼此相对的两个第五边缘以及在第二方向上彼此相对的两个第六边缘。开口在第二方向上的宽度大于第二绝缘层的第二贯孔在第二方向上的宽度，而第一贯孔的第二边缘与第二贯孔的第六边缘切齐且邻接。在本专利技术的一实施例中，上述的第二贯孔的第五边缘与第一贯孔的第一边缘切齐。在本专利技术的一实施例中，上述的第二贯孔的第五边缘位于共用电极的实体上而不与第一贯孔的第一边缘切齐。在本专利技术的一实施例中，上述的每一像素单元更包括一扫描线以及一数据线，与薄膜晶体管电性连接且彼此交错。扫描线沿第一方向延伸，而数据线沿第二方向延伸。在本专利技术的一实施例中，上述的像素阵列基板更包括一触控信号线、一连接电极以及一桥接电极。触控信号线，设置于相邻的两个像素单元的数据线之间且沿着第二方向延伸。连接电极位于触控信号线上方且电性连接于相邻的两个像素单元的两个共用电极之间，桥接电极电性连接于触控信号线与连接电极之间。在本专利技术的一实施例中，上述的桥接电极位于相邻的两个像素单元的两个像素电极之间且与像素电极隔开。在本专利技术的一实施例中，上述的第二绝缘层更具有第三贯孔，桥接电极通过第三贯孔与连接电极电性连接。在本专利技术的一实施例中，上述的第二绝缘层更具有一第四贯孔。第一绝缘层更具有与第四贯孔连通的一第五贯孔。桥接电极通过第四贯孔及第五贯孔与触控信号线电性连接。在本专利技术的一实施例中，上述的桥接电极具有延伸至第四贯孔及第五贯孔内的一连接部。桥接电极的连接部在第一方向上的宽度小于第四贯孔在第一方向上的宽度。基于上述，利用图案化后的共用电极做为在进行绝缘层图案化时第一绝缘层的硬遮罩，可使共用电极的开口的边缘能与贯孔的边缘达成自我对准，使共用电极的开口的边缘能充分地靠近第一绝缘层的贯孔的边缘，而增加共用电极的实体部的面积，进而提升像素阵列基板的开口率。此外，由于像素电极的连接部在第一方向上的宽度小于第一贯孔在第一方向上的宽度，使连接部成为像素电极填入第一贯孔即第二贯孔的细分枝。藉此，当像素电极所属膜层与共用电极所属膜层的对位精度不高时，细的像素电极的连接部也不容易接触到共用电极的侧壁造成短路问题，因而像素阵列基板的制造良率能提升。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。附图说明图1为本专利技术一实施例的像素阵列基板的上视示意图。图2A为对应图1的剖面线A-A’的剖面示意图。图2B为对应图1的剖面线B-B’的剖面示意图。图3为图1的局部r的放大示意图。图4为本专利技术一实施例的像素阵列基板的上视示意图。图5A为对应图1的剖面线C-C’的剖面示意图。图5B为对应图1的剖面线D’-D”的剖面示意图。图6为图1的局部r’的放大示意图。图7为本专利技术另一实施例的像素阵列基板的局部放大图。图8为对应图7的剖面线E-E’的剖面示意图。其中，附图标记：1：显示区2：周边区10、10a：像素阵列基板100、100a：像素单元110：基底120：栅极绝缘层130：第一绝缘层132：第一贯孔134：第一边缘135：第五贯孔136：第二边缘137：第八边缘140：共用电极142、143：开口144：第三边缘145：第一侧壁146：第四边缘147：第二侧壁149：边缘149a：侧壁150、150a：第二绝缘层152、152a：第二贯孔153：第三贯孔154、154a：第五边缘155：第四贯孔156、156a：第六边缘157：第七边缘158：第九边缘160：像素电极162：连接部164：狭缝170：触控信号线180：连接电极188：第十边缘190：桥接电极192：连接部194：导电图案200：触控感测电极CH：半导体层D：漏极D1：第一方向D2：第二方向DL：数据线G：栅极K1、K2：距离R：区域r：局部r’：局部S：源极SL：扫描线T：薄膜晶体管W1、W2、W3、W4、W5a、W6、W6a、W7、W8、Wa、Wa’、Wb、Wc、Wd、Wd’：宽度A-A’、B-B’、C-C’、D’-D”、E-E’：切割线具体实施方式以下结合附图和具体实施例对本专利技术进行详细描述，但不作为对本专利技术的限定。图1为本专利技术一实施例的像素阵列基板10的上视示意图。图2A为对应图1的剖线A-A’的像素阵列基板10的剖面示意图。图2B为对应图1的剖线B-B’的像素阵列基板10的剖面示意图。请参照图1及图2A，像素阵列基板10包括多个像素单元100。多个像素单元100配置于基底110上。基底110主要是用以承载像素阵列基板10本文档来自技高网...

【技术保护点】
1.一种像素阵列基板，其特征在于，包括：多个像素单元，其中每一像素单元包括：一薄膜晶体管；一第一绝缘层，配置于该薄膜晶体管上且具有一第一贯孔，其中该第一贯孔具有于一第一方向上彼此相对的两个第一边缘以及于一第二方向上彼此相对的两个第二边缘；一共用电极，配置于该第一绝缘层上，具有一开口且与该第一贯孔连通，其中该开口具有于该第一方向上相对的两个第三边缘以及于该第二方向上的至少一第四边缘，该共用电极的该开口的该些第三边缘与该第一绝缘层的该第一贯孔的该些第一边缘切齐；一第二绝缘层，覆盖该共用电极，具有一第二贯孔且与该开口以及该第一贯孔连通，其中该共用电极的该开口的该第四边缘未邻接该第一贯孔与该第二贯孔；以及一像素电极，设置于该第二绝缘层上，且通过该第二绝缘层的该第二贯孔、该共用电极的该开口及该第一绝缘层的该第一贯孔与该薄膜晶体管电性连接。

【技术特征摘要】
2017.12.08 TW 1061430601.一种像素阵列基板，其特征在于，包括：多个像素单元，其中每一像素单元包括：一薄膜晶体管；一第一绝缘层，配置于该薄膜晶体管上且具有一第一贯孔，其中该第一贯孔具有于一第一方向上彼此相对的两个第一边缘以及于一第二方向上彼此相对的两个第二边缘；一共用电极，配置于该第一绝缘层上，具有一开口且与该第一贯孔连通，其中该开口具有于该第一方向上相对的两个第三边缘以及于该第二方向上的至少一第四边缘，该共用电极的该开口的该些第三边缘与该第一绝缘层的该第一贯孔的该些第一边缘切齐；一第二绝缘层，覆盖该共用电极，具有一第二贯孔且与该开口以及该第一贯孔连通，其中该共用电极的该开口的该第四边缘未邻接该第一贯孔与该第二贯孔；以及一像素电极，设置于该第二绝缘层上，且通过该第二绝缘层的该第二贯孔、该共用电极的该开口及该第一绝缘层的该第一贯孔与该薄膜晶体管电性连接。2.如权利要求1所述的像素阵列基板，其特征在于，该共用电极的该开口在该第一方向上的宽度与该第一绝缘层的该第一贯孔在该第一方向上的宽度实质相等。3.如权利要求1所述的像素阵列基板，其特征在于，该共用电极的该开口在该第二方向上的宽度大于该第一绝缘层的该第一贯孔在该第二方向上的宽度。4.如权利要求1所述的像素阵列基板，其特征在于，该共用电极具有分别定义该开口的该些第三边缘及至少一该第四边缘的相对两个第一侧壁及至少一第二侧壁，该第二绝缘层覆盖该共用电极的该至少一第二侧壁而不覆盖该共用电极的该些第一侧壁。5.如权利要求4所述的像素阵列基板，其特征在于，该像素电极延伸至覆盖该共用电极的该第二侧壁的该第二绝缘层上，而不覆盖该共用电极的该第一侧壁。6.如权利要求1所述的像素阵列基板，其特征在于，该像素电极具有一连接部，用以连接该薄膜晶体管，该连接部的至少一部分位于该第一绝缘层的该第一贯孔之内且与该共用电极的该开口的该些第三边缘相隔一距离。7.如权利要求1所述的像素阵列基板，其特征在于，该像素电极具有一连接部，用...

【专利技术属性】
技术研发人员：林敬舜，丘兆仟，
申请(专利权)人：友达光电股份有限公司，
类型：发明
国别省市：中国台湾,71