封装单体化的方法技术

一种封装单体化的方法包括在形成于载体之上的绝缘层之上形成对准图案。在所述载体之上安装管芯并将所述管芯包封。形成连接件并将所述结构贴合到剥离带。移除载体。利用所述对准图案将切割装置对准所述绝缘层的背面。从所述绝缘层的所述背面切割第一绝缘层及所述包封体。

【技术实现步骤摘要】
封装单体化的方法
本专利技术实施例涉及半导体装置的封装方法。
技术介绍
由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的持续提高，半导体行业已经历快速增长。在很大程度上，集成密度的这一提高是源自最小特征大小(minimumfeaturesize)的连番减小(例如，朝向子20nm节点(sub-20nmnode)缩减半导体工艺节点)，而使更多的组件能够整合于所给定的区域中。随着近来对小型化、较高的速度、较大的频宽、较低的功率损耗及较少的延迟的需求的增加，对更小且更具创造性的半导体管芯封装技术的需要也随着增加。随着半导体技术进一步发展，经堆叠的及经接合的半导体装置已成为用于进一步减小半导体装置的实体大小的有效替代形式。在经堆叠的半导体装置中，例如逻辑、存储器、处理器电路等有源电路至少部分地在单独的衬底上制作后，然后再实体地且电性地接合在一起以形成功能装置。此种接合工艺利用复杂的技术，故会期望对其进行改良。
技术实现思路
一种实施例包括一种封装单体化的方法，所述方法包括在载体之上形成第一绝缘层。形成对准图案，所述对准图案邻近所述第一绝缘层的正面。将管芯安装在所述第一绝缘层的所述正面之上。使用包封体包封所述管芯。在所述管芯之上形成连接件，所述连接件耦合到所述管芯。将所述连接件贴合到分割带并移除所述载体。利用所述对准图案将切割装置对准所述第一绝缘层的背面。从所述第一绝缘层的所述背面切割所述第一绝缘层及所述包封体。另一实施例包括一种封装单体化的方法，所述方法包括：扫描封装结构的背面以寻找对准图案。在所述封装结构的第一封装区域中探测对准图案。基于与所述对准图案的预定距离，将切割装置对准所述封装结构的非封装区域中的切割线。将一个或多个封装从所述封装结构单体化。另一实施例是一种集成扇出型(integratedfanout，InFO)封装，其包括具有第一激光标记的第一绝缘层。对准图案邻近所述第一绝缘层。经包封的管芯位于所述第一绝缘层之上且重布线结构位于所述管芯之上。多个连接件在所述封装的顶上位于所述重布线结构之上，其中所述多个连接件中的第一连接件电耦合到所述管芯。附图说明结合附图阅读以下详细说明，会最好地理解本专利技术的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。图1a至图10c根据一些实施例绘示形成集成扇出型(integratedfanout，InFO)封装的各种阶段。图11根据一些实施例绘示InFO封装对准图案的背面的俯视图。图12根据一些实施例绘示对准图案的形状。图13至图15根据一些实施例绘示InFO封装的背面的俯视图。图16至图17是根据一些实施例绘示产生或使用对准图案的方法的流程图。具体实施方式以下公开内容提供用于实作本专利技术的不同特征的许多不同的实施例或实例。以下阐述组件及设置形式的具体实例以简化本公开内容。当然，这些仅为实例且不旨在进行限制。例如，以下说明中将第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征及第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本公开内容可能在各种实例中重复使用参考编号及/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括装置在使用或操作中的不同取向。设备可具有其他取向(旋转90度或其他取向)，且本文中所用的空间相对性用语可同样相应地进行解释。在制造封装装置时，可将管芯或装置形成或放置在载体上。可在管芯或装置之上沉积模制化合物。可在装置之上形成重布线层(redistributionlayer，RDL)结构并使所述重布线层结构提供与管芯或装置的内连线。接触垫层可在封装装置的前表面上提供接触垫。接触垫可具有设置于其上的连接件(例如焊料球或导电柱)，所述连接件用于连接到另一装置、插入层或类似物。封装的正面可被视为具有接触垫的一面，且封装的背面可被视为封装的安装到载体的一面。封装可具有逻辑管芯、存储器管芯或其组合。所述管芯可包括例如动态随机存取存储器(dynamicrandomaccessmemory，DRAM)管芯及系统芯片(system-on-chip，SoC)管芯。也可使用其他管芯及装置。RDL结构可提供与管芯的集成扇出型(InFO)连接，从而在管芯之间、在单个管芯的连接件之间以及在管芯与一个或多个外部接触垫之间在内部对信号进行布线。在载体上形成封装装置之后，将所述封装装置单体化成各个封装。实施例(例如本文中所论述的实施例)提供封装半导体装置(例如集成扇出型(InFO)封装)的单体化。可在载体衬底(例如，载体衬底晶片)上开发并形成多个InFO封装。可在载体的正面上形成一个InFO封装或多个InFO封装。InFO封装可包括背面对准图案以提供对准辨别符(alignmentidentifier)，从而供锯或其他切割装置进行InFO封装的单体化。在载体上产生封装之后，形成外部连接件(例如，球栅阵列封装(ballgridarray，BGA))，可将剥离带贴合到外部连接件，且可移除载体。可在封装的背面上对封装进行激光标记。然后，可将装置从背面单体化。可通过对准探测装置在背面上探测对准图案。对准探测装置可使锯或其他切割装置对准，且切割装置可通过切割InFO封装的背面而使一个InFO封装或多个InFO封装单体化。图1a至图10c根据一些实施例绘示在形成管芯封装100时的中间步骤的剖视图。图1a、图2a、图3a、图4a及图10a说明其中对准图案嵌置在包封体中的实施例。图1b、图2b、图3b、图4b及图10b说明其中对准图案与绝缘材料及可选的导电特征及/或密封环一起位于一个层中的实施例。图1c、图2c、图3c、图4c及图10c说明其中对准图案与绝缘材料一起位于一个层中、而可选的导电特征及/或密封环位于单独的相邻层中的实施例。图5至图9说明例如与图1b一致的实施例，然而，本文中所述的特征可容易地应用于所说明的其他实施例。以下详细阐释这些实施例。图1a包括一组封装，例如封装100a及封装100b，其包括形成在载体衬底101之上的黏合剂层103、形成在黏合剂层103之上的第一绝缘层105以及形成在第一绝缘层105之上的对准图案115。载体衬底101可以是包含玻璃、硅(例如，硅晶片)、氧化硅、氧化铝、金属板、陶瓷材料、有机材料或类似物的晶片。在一些实施例中，载体衬底101可以是胶带。载体衬底101包括封装区150及非封装区160。在封装区150中形成封装(例如，封装100a及封装100b)。封装区150包括用于形成封装的特征的设计区域，所述特征包括例如一个或多个管芯安装区域、扇出型重布线层、金属线、连接件阵列等特征。非封装区160被预留出用于形成分割道或划刻线，从本文档来自技高网...

【技术保护点】
一种封装单体化的方法，其特征在于，包括：在载体的正面之上形成第一绝缘层；形成对准图案，所述对准图案邻近所述第一绝缘层的正面；将管芯安装在所述第一绝缘层的所述正面之上；使用包封体包封所述管芯；在所述管芯之上形成连接件，所述连接件耦合到管芯连接件；将分割带贴合到所述连接件；移除所述载体；利用所述对准图案将切割装置对准所述第一绝缘层的背面；以及从所述第一绝缘层的所述背面切割所述第一绝缘层及所述包封体。

【技术特征摘要】
2016.11.29 US 62/427,807;2017.07.03 US 15/640,9751.一种封装单体化的方法，其特征在于，包括：在载体的正面之上形成第一绝缘层；形成对准图案，所述对准图案...

【专利技术属性】
技术研发人员：陈英儒，叶德强，陈宪伟，戴世芃，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71