半导体存储器件制造技术

半导体存储器件。该半导体存储器件包括：单元阵列区域，所述单元阵列区域形成在基板上；字线接触区域；以及页面缓冲区域，所述页面缓冲区域经由多条位线联接到所述单元阵列区域，其中，所述多条位线中的至少一条具有朝向所述字线接触区域的弯曲结构。根据实施方式，可减少由自然的单元插头弯曲现象引起的单元插头与接触插头之间的错位，从而提高半导体存储器件的操作可靠性。

Semiconductor storage device

Semiconductor storage devices. The semiconductor memory device consists of a unit array area, which is formed on a substrate, a word line contact area, and a page buffer area, which is connected to the unit array area via a plurality of bit lines, in which at least one of the plurality of bits is connected to the word line. A curved structure that touches a region. According to the implementation method, the dislocation between the unit plug and the contact plug caused by the natural unit plug bending can be reduced so as to improve the operation reliability of the semiconductor storage device.

【技术实现步骤摘要】
半导体存储器件
本专利技术的各实施方式总体上涉及半导体存储器件，更具体地，涉及能够提高操作可靠性的半导体存储器件。
技术介绍
半导体存储器件可包括能够存储数据的多个存储单元。已经提出包括三维布置的存储单元的三维半导体存储器件，以用来实现更高的集成度。三维半导体存储器件可包括彼此交替堆叠的层间绝缘层和字线，以及形成在穿过它们的沟道孔中的沟道层。存储单元可沿沟道层堆叠。每个沟道层可联接在位线与源极层之间。然而，当制造具有垂直堆叠结构的三维半导体存储器件时，在沟道层与位线之间可能发生错位，导致位线漏电流，这会导致半导体存储器件操作故障。
技术实现思路
各种实施方式针对一种具有改进的操作可靠性的半导体存储器件。根据实施方式，一种半导体存储器件可包括：单元阵列区域，所述单元阵列区域形成在基板上；字线接触区域；以及页面缓冲区域，所述页面缓冲区域经由多条位线联接到所述单元阵列区域，其中，所述多条位线中的至少一条具有朝向所述字线接触区域的弯曲结构。根据实施方式，一种半导体存储器件可包括：单元阵列区域，所述单元阵列区域形成在基板上；字线接触区域，所述字线接触区域从堆叠在所述单元阵列区域上的字线延伸；以及页面缓冲区域，所述页面缓冲区域经由多条位线联接到所述单元阵列区域，其中，所述单元阵列区域包括将所述多条位线联接到所述单元阵列区域中的多个单元插头的多个第一接触插头，其中，所述页面缓冲区域包括将所述多条位线联接到所述页面缓冲区域中的多个晶体管的多个第二接触插头，并且其中，所述多个第一接触插头中的至少一个相对于所述多个第二接触插头向所述字线接触区域偏移。根据实施方式，一种半导体存储器件可包括：多个单元插头，所述多个单元插头从基板延伸；多个导电层，所述多个导电层围绕所述多个单元插头，所述多个导电层堆叠在所述基板上并在第一方向上延伸；以及多条位线，所述多条位线联接到所述多个单元插头并且在与所述第一方向交叉的第二方向上延伸，其中，所述多条位线中的至少一条具有在所述第一方向上的弯曲结构。附图说明通过参照附图的以下详细描述，本专利技术的上述和其它特征以及优点对于本专利技术所属领域技术人员而言将变得更加明显，在附图中：图1是例示根据本专利技术的实施方式的半导体存储器件的图；图2是例示根据本专利技术的另一实施方式的半导体存储器件的图；图3是图1的部分C的布局图；图4是图2的部分C的布局图；图5是沿图1的线A-A'截取的截面图；图6是沿图2的线A-A'截取的截面图；图7是示出根据本专利技术的实施方式的接触插头和位线的位置以及根据不考虑单元插头弯曲趋势的现有技术的位置的图；图8是示出根据本专利技术的另一实施方式的接触插头和位线的位置以及根据不考虑单元插头弯曲趋势的现有技术的位置的图；图9是示出根据本专利技术的实施方式的在单元阵列区域上方的接触插头和在页面缓冲区域上方的接触插头的位置的图；图10是示出根据本专利技术的另一实施方式的在单元阵列区域上方的接触插头和在页面缓冲区域上方的接触插头的位置的图；图11A是例示根据实施方式的可应用于图1的部分C的刻蚀掩模的平面图；图11B是沿图11A的线A-A'截取的刻蚀掩模以及穿过刻蚀掩模形成在刻蚀掩模下方的位线的截面图；图11C是沿图11A的线B-B'截取的刻蚀掩模以及穿过刻蚀掩模形成在刻蚀掩模下方的位线的截面图；图12A是用于说明当刻蚀金属层而不是图11B所示的绝缘层时形成在金属层下方的位线的刻蚀掩模的截面图；图12B是当刻蚀金属层而不是图11C所示的绝缘层时形成在金属层下方的刻蚀掩模和位线的截面图；图13是例示根据另一实施方式的可应用于图2所示的部分C的刻蚀掩模的平面图；图14是例示根据本专利技术的实施方式的存储系统的示例性配置的框图；以及图15是例示根据实施方式的计算系统的示例性配置的框图。具体实施方式在下文中，将参照附图详细描述各示例性实施方式。在附图中，元件的厚度和间隔为了便于说明而被夸大，并且与实际物理厚度相比可被夸大。在描述本专利技术时，可省略对本专利技术的要点而言次要的公知特征。还应注意，在向每个附图中的元件提供附图标记时，相同的附图标记可指示在不同附图中示出的相同元件。图1是例示根据实施方式的半导体存储器件的图。参照图1，半导体存储器件可包括单元阵列区域CAR、字线接触区域WCTR、解码电路区域DCR和页面缓冲区域PBR。单元阵列可位于单元阵列区域CAR中，并且用于存储数据的存储单元可形成在单元阵列中。在一个实施方式中，每个串可被形成为U形。例如，串联联接有至少一个源极选择晶体管、多个源极侧存储单元、至少一个管状晶体管、多个漏极侧存储单元和至少一个漏极选择晶体管的每个串可布置在单元阵列区域CAR中。在另一实施方式中，每个串可以是沿着从基板SUB的表面延伸的沟道层的直线型串。例如，串联联接有至少一个源极选择晶体管、多个存储单元和至少一个漏极选择晶体管的每个串可布置在单元阵列区域CAR中。字线、选择线(例如，漏极选择线和源极选择线)和位线可布置在单元阵列区域CAR中。字线和位线中的每一个可电联接到多个存储单元。例如，每条字线可联接到形成存储单元的页面的多个存储单元。每条位线可联接到存储单元的对应串。在图1中，位线由附图标记BL0至BLn指示。字线接触区域WCTR可从堆叠在单元阵列区域CAR中的字线延伸，以便单独驱动堆叠的存储单元。字线接触区域WCTR可联接到字线接触插头。字线接触区域WCTR可形成为稍后描述的阶梯式堆叠结构。尽管图1中未示出，但是半导体存储器件还可包括从形成在单元阵列区域CAR中的选择线延伸的选择线接触区域。例如，当基于单元阵列区域CAR在逆时针方向上限定四个表面<1>至<4>时，字线接触区域WCTR可被形成为面向彼此相对的第一表面<1>和第三表面<3>中的至少一个。例如，如图1所示，字线接触区域WCTR可被限定在第一表面<1>和第三表面<3>中的每一个上。然而，在另一示例中，如图2所示，字线接触区域WCTR可仅被形成在第一表面<1>上。当串被布置成U形时，字线接触区域通常可被限定在单元阵列区域的两个表面上。当串被布置成直线结构时，字线接触区域通常可被限定在单元阵列区域的一个表面上。因此，图1例示了采用U形串的实施方式，而图2例示了采用直线型串的实施方式。然而，我们注意到，本专利技术不仅限于U形串和直线型串。参照图1和图2，字线接触区域WCTR可布置在单元阵列区域CAR与解码电路区域DCR之间。将字线电联接到解码电路区域DCR的驱动晶体管的布线结构可布置在字线接触区域WCTR中。布线结构可包括字线接触插头。字线可从单元阵列区域CAR延伸到字线接触区域WCTR。为了便于堆叠的字线与字线接触插头之间的电连接，字线可在字线接触区域WCTR中具有阶梯式结构。形成在解码电路区域DCR中的驱动晶体管可经由用于将操作电压传送到存储串的选择线和字线联接到单元阵列区域CAR的对应存储串。例如，解码电路区域DCR可包括行解码器。行解码器可包括控制是否将操作电压施加到选择线和字线的多个通过晶体管(passtransistor)。页面缓冲区域PBR本文档来自技高网...

【技术保护点】
一种半导体存储器件，该半导体存储器件包括：单元阵列区域，所述单元阵列区域形成在基板上；字线接触区域；以及页面缓冲区域，所述页面缓冲区域经由多条位线联接到所述单元阵列区域，其中，所述多条位线中的至少一条具有朝向所述字线接触区域的弯曲结构。

【技术特征摘要】
2016.11.04 KR 10-2016-01467101.一种半导体存储器件，该半导体存储器件包括：单元阵列区域，所述单元阵列区域形成在基板上；字线接触区域；以及页面缓冲区域，所述页面缓冲区域经由多条位线联接到所述单元阵列区域，其中，所述多条位线中的至少一条具有朝向所述字线接触区域的弯曲结构。2.根据权利要求1所述的半导体存储器件，其中，所述多条位线具有弯曲结构，并且所述多条位线的弯曲程度朝向所述字线接触区域增加。3.根据权利要求1所述的半导体存储器件，其中，所述多条位线的弯曲程度在从所述单元阵列区域的中心朝向位于所述单元阵列区域的一个边缘和/或另一边缘上方的至少一条位线的方向上增加。4.根据权利要求1所述的半导体存储器件，其中，所述字线接触区域位于所述单元阵列区域的第一侧和所述单元阵列区域的与所述第一侧相对的第二侧中的至少一侧上，并且其中，所述页面缓冲区域位于所述单元阵列区域的将所述第一侧与所述第二侧联接的第三侧处。5.根据权利要求1所述的半导体存储器件，其中，所述多条位线在所述单元阵列区域和所述页面缓冲区域上方延伸。6.根据权利要求1所述的半导体存储器件，其中，所述多条位线中的每一条包括设置在所述单元阵列区域上的第一部分、设置在所述页面缓冲区域上的第二部分以及设置在所述单元阵列区域与所述页面缓冲区域之间的第三部分，所述第三部分连接每条位线的所述第一部分和所述第二部分。7.根据权利要求6所述的半导体存储器件，其中，所述多条位线的第三部分中的两个或更多个具有彼此不同的形状。8.根据权利要求6所述的半导体存储器件，其中，所述多条位线的第三部分中的两个或更多个具有在从位于中心处的第三部分朝向位于一个边缘的第三部分和位于另一边缘的第三部分中的至少一个的方向上增加的斜率。9.根据权利要求6所述的半导体存储器件，其中，所述多条位线的第一部分中的至少一个具有比所述多条位线的第二部分中的至少一个更大的线宽。10.根据权利要求6所述的半导体存储器件，其中，第三部分中的至少一个的线宽朝向所述字线接触区域增加。11.根据权利要求6所述的半导体存储器件，其中，第一部分之间的距离中的至少一个与第二部分之间的距离中的至少一个相同。12.根据权利要求1所述的半导体存储器件，其中，所述单元阵列区域包括将所述多条位线联接到所述单元阵列区域中的多个单元插头的多个第...

【专利技术属性】
技术研发人员：金莹做，金锡九，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR