基于FPGA的快速时钟恢复电路制造技术

本发明专利技术提供一种基于FPGA的快速时钟恢复电路。所述基于FPGA的快速时钟恢复电路产生多个与输入数据频率相同、相位不同的参考时钟信号，判别出输入数据和所述反馈时钟信号的相位关系，并量化出输入数据和所述反馈时钟信号相位差大小，根据输入数据和反馈时钟信号的相位关系和相位差大小选择输出一路与输入数据相位最接近的参考时钟信号作为恢复时钟信号。本发明专利技术能够快速完成时钟信号与输入数据的同步，且时钟恢复过程产生较少毛刺。

【技术实现步骤摘要】
基于FPGA的快速时钟恢复电路
本专利技术涉及时钟恢复
，尤其涉及一种基于FPGA的快速时钟恢复电路。
技术介绍
随着串行通信技术的不断发展，网络中的串行数据量不断增大，然而数据在传输过程中不可避免的会出现时钟的抖动，这些抖动给数据传输带来了偏差，因此必须进行时钟的恢复，继而用于数据的重定时。随着集成电路的不断发展，利用FPGA(FieldProgrammableGateArray，现场可编程门阵列)实现时钟恢复可以避免使用额外的硬件电路，减小电路面积，提高集成度，同时还可以大大缩短设计周期，节省设计成本。在实现本专利技术的过程中，专利技术人发现现有技术中至少存在如下技术问题：现有的基于FPGA的时钟恢复电路恢复时钟信号需要不停的切换时钟，使最终输出一路与输入数据相位最相近的时钟作为恢复时钟，故时钟恢复所需要的时间较长，且因需要多次切换输出的时钟信号，使时钟信号产生较多毛刺。
技术实现思路
本专利技术提供的基于FPGA的快速时钟恢复电路，能够快速完成时钟信号与输入数据的同步，且时钟恢复过程产生较少毛刺。本专利技术提供一种基于FPGA的快速时钟恢复电路，包括：时钟产生模块，用于产生多本文档来自技高网...

【技术保护点】
一种基于FPGA的快速时钟恢复电路，其特征在于，包括：时钟产生模块，用于产生多个与输入数据频率相同、相位不同的参考时钟信号；相位判别模块，用于接收输入数据和反馈时钟信号，输出两个反映所述输入数据和所述反馈时钟信号相位关系和相位差大小的高电平信号，将所述高电平信号的宽度量化后转换成窄脉冲，对所述窄脉冲进行计数，输出计数值C1、C2；时钟调整模块，用于接收所述相位判别模块输出的计数值C1、C2，根据所述计数值C1、C2的大小关系，从所述时钟产生模块产生的参考时钟信号中选择输出一个时钟信号，并输出高电平复位信号；复位模块，用于在所述时钟调整模块完成一次调整后接收所述时钟调整模块输出的复位高电平，将所...

【技术特征摘要】
1.一种基于FPGA的快速时钟恢复电路，其特征在于，包括：时钟产生模块，用于产生多个与输入数据频率相同、相位不同的参考时钟信号；相位判别模块，用于接收输入数据和反馈时钟信号，输出两个反映所述输入数据和所述反馈时钟信号相位关系和相位差大小的高电平信号，将所述高电平信号的宽度量化后转换成窄脉冲，对所述窄脉冲进行计数，输出计数值C1、C2；时钟调整模块，用于接收所述相位判别模块输出的计数值C1、C2，根据所述计数值C1、C2的大小关系，从所述时钟产生模块产生的参考时钟信号中选择输出一个时钟信号，并输出高电平复位信号；复位模块，用于在所述时钟调整模块完成一次调整后接收所述时钟调整模块输出的复位高电平，将所述复位高电平转换成复位窄脉冲，对所述相位判别模块的计数值C1、C2进行复位。2.根据权利要求1所述的基于FPGA的快速时钟恢复电路，其特征在于，所述时钟产生模块包括：系统时钟电路，用于接收FPGA晶振产生的时钟信号，输出一路时钟信号作为管理时钟电路的时钟输入，一路时钟信号作为所述复位模块的时钟输入；管理时钟电路，用于接收所述系统时钟电路输出的时钟信号，输出一路时钟信号作为锁相环电路的输入，一路时钟信号作为所述相位判别模块输入的时钟信号；锁相环电路，用于接收所述管理时钟电路输出的时钟信号，输出多个与输入数据频率相同、相位不同的参考时钟信号。3.根据权利要求2所述的基于FPGA的快速时钟恢复电路，其特征在于，所有参考时钟信号中任意相邻的两个参考时钟信号的相位差相同，且所有参考时钟信号中相位相差最大为360°。4.根据权利要求1所述的基于FPGA的快速时钟恢复电路，其特征在于，所述相位判别模块包括：Hogge线性鉴...

【专利技术属性】
技术研发人员：楚存达，王玉章，
申请(专利权)人：研祥智能科技股份有限公司，
类型：发明
国别省市：广东,44