一种基于FPGA系统的时钟切换电路技术方案

本发明专利技术涉及一种基于FPGA系统的时钟切换电路。其包括第一D触发器、同步电路、第一门控电路、第二门控电路、第一传输门和第二传输门。当第一传输门的控制端接收到低电平时，第一传输门导通。当第二传输门的控制端接收到高电平时，第二传输门导通。当同步电路的输出端输出低电平时，第一门控电路输出第一时钟CLK0；当同步电路的输出端输出高电平时，第二门控电路输出第二时钟CLK1。本发明专利技术能够使时钟切换过程中输出时钟保持高电平，时钟切换完成后才输出为正常工作的时钟，使得FPGA系统的时钟切换过程安全高效无毛刺，系统稳定。

【技术实现步骤摘要】
一种基于FPGA系统的时钟切换电路
本专利技术属于可编程逻辑器件的信号时钟处理
，具体涉及一种基于FPGA系统的时钟切换电路。
技术介绍
在可编程逻辑器件中，最常见的现场可编程门阵列（下称FPGA）主要包括控制系统、可编程逻辑单元、数字信号处理DSP，存储单元BRAM以及一些高速接口、时钟模块和IP核器件。其中，控制系统是FPGA中最重要的结构，是软件下载编程的接口，是配置整个FPGA中各模块的控制系统，只有控制系统能正确无误的把软件生成的bitstream下载到配置SRAM中，FPGA才能正常工作。在现有的FPGA中，控制系统上电复位后会根据内部振荡器产生的固定频率的时钟来擦除所有SRAM内的数据及完成memorybist的工作，然后控制系统开始根据不同的模式切换时钟。如果是主模式就切换为控制系统内部其他振荡器产生的可配置时钟，如果是从模式的话就切换为外部时钟。FPGA的控制系统中必须使用多个异步时钟才能实现上述功能。现有的FPGA在进行时钟切换时容易产生毛刺，造成电路工作状态不稳定，现有的一些时钟切换电路结构复杂，电路中反馈交叉信号较多，后端综合约束时存在困难。
技术实现思路
本专利技术要解决的技术问题是：提供一种结构简单、工作稳定、安全高效无毛刺的基于FPGA系统的时钟切换电路。本专利技术解决其技术问题所采用的技术方案是：一种基于FPGA系统的时钟切换电路，包括第一D触发器、同步电路、第一门控电路、第二门控电路、第一传输门和第二传输门。所述第一D触发器的输入端连接时钟选择信号CLK_SEL，时钟端连接第一时钟CLK0，复位端连接复位信号RST。所述同步电路的输入端分别连接第一D触发器的输出端、第二时钟CLK1和复位信号RST。第一门控电路的输入端分别连接同步电路的输出端和第一时钟CLK0。第二门控电路的输入端分别连接同步电路的输出端和第二时钟CLK1。第一传输门的输入端连接第一门控电路的输出端，控制端连接第一D触发器的输出端，当第一传输门的控制端接收到低电平时，第一传输门导通。第二传输门的输入端连接第二门控电路的输出端，控制端连接第一D触发器的输出端，当第二传输门的控制端接收到高电平时，第二传输门导通。第一传输门的输出端和第二传输门的输出端相连共同向外输出第三时钟CLK_OUT。当同步电路的输出端输出低电平时，所述第一门控电路输出第一时钟CLK0；当同步电路的输出端输出高电平时，所述第二门控电路输出第二时钟CLK1。优选的，所述同步电路包括级联的第二D触发器和第三D触发器。所述第二D触发器的输入端连接第一D触发器的输出端，时钟端连接第二时钟CLK1，复位端连接复位信号RST；所述第三D触发器的输入端连接第二D触发器的输出端，时钟端连接第二时钟CLK1，复位端连接复位信号RST，输出端为所述同步电路的输出端。具体的，所述第二D触发器和第三D触发器均为时钟下降沿触发且复位值为低电平。具体的，所述第一D触发器为时钟上升沿触发且复位值为低电平。进一步的，第一门控电路包括第一反相器、第二反相器和第一与非门。所述第一反相器的输入端连接同步电路的输出端；所述第二反相器的输入端连接第一时钟CLK0；所述第一与非门的输入端分别连接所述第一反相器的输出端和第二反相器的输出端，所述第一与非门的输出端连接第一传输门的输入端。进一步的，第二门控电路包括第三反相器和第二与非门。所述第三反相器的输入端连接第一时钟CLK0；所述第二与非门的输入端分别连接所述同步电路的输出端和第三反相器的输出端，所述第二与非门的输出端连接第二传输门的输入端。具体的，所述第二时钟CLK1通过一选择器产生，所述选择器具有FPGA系统的工作模式输入端和时钟输出端，所述时钟输出端连接第二门控电路的输入端，所述选择器内置有与FPGA系统的工作模式一一对应的工作时钟，所述选择器根据接收到的工作模式输出对应的工作时钟作为所述第二时钟CLK1。本专利技术的有益效果是：本专利技术中的时钟切换电路，通过由第一D触发器1至第三D触发器3构成的三级同步电路来进行时钟的延迟同步，通过两个传输门来控制时钟信号的输出路径的导通与否，通过两个门控电路来进行异步时钟信号的选择。本专利技术能够使时钟切换过程中输出时钟保持高电平，时钟切换完成后才输出为正常工作的时钟，使得FPGA系统的时钟切换过程安全高效无毛刺，系统稳定。附图说明下面结合附图和实施例对本专利技术进一步说明。图1为本专利技术一种基于FPGA系统的时钟切换电路的原理图；图2为本专利技术一种基于FPGA系统的时钟切换电路的时序图（切换时间短）；图3为本专利技术一种基于FPGA系统的时钟切换电路的另一时序图（切换时间长）；其中，1、第一D触发器；2、第二D触发器；3、第三D触发器；4、第一反相器；5、第二反相器；6、第三反相器；7、第一与非门；8、第二与非门；9、第一传输门；10、第二传输门；11、选择器；12、同步电路；13、第一门控电路；14、第二门控电路。具体实施方式现在结合附图对本专利技术作进一步详细的说明。这些附图均为简化的示意图，仅以示意方式说明本专利技术的基本结构，因此其仅显示与本专利技术有关的构成。如图1所示，本专利技术所述的一种基于FPGA系统的时钟切换电路，包括第一D触发器1、同步电路12、第一门控电路13、第二门控电路14、第一传输门9、第二传输门10和选择器11。所述第一D触发器1的输入端连接时钟选择信号CLK_SEL，时钟端连接第一时钟CLK0，复位端连接复位信号RST。所述第一D触发器1为时钟上升沿触发且复位值为低电平。所述同步电路12的输入端分别连接第一D触发器1的输出端、第二时钟CLK1和复位信号RST。本实施例中，所述同步电路12包括级联的第二D触发器2和第三D触发器3。所述第二D触发器2的输入端连接第一D触发器1的输出端，时钟端连接第二时钟CLK1，复位端连接复位信号RST。所述第三D触发器3的输入端连接第二D触发器2的输出端，时钟端连接第二时钟CLK1，复位端连接复位信号RST，输出端作为所述同步电路12的输出端。所述第二D触发器2和第三D触发器3均为时钟下降沿触发且复位值为低电平。第一门控电路13的输入端分别连接同步电路12的输出端和第一时钟CLK0。本实施例中，第一门控电路13包括第一反相器4、第二反相器5和第一与非门7。所述第一反相器4的输入端连接同步电路12的输出端。所述第二反相器5的输入端连接第一时钟CLK0。所述第一与非门7的输入端分别连接所述第一反相器4的输出端和第二反相器5的输出端，所述第一与非门7的输出端连接第一传输门9的输入端。第二门控电路14的输入端分别连接同步电路12的输出端和第二时钟CLK1。本实施例中，第二门控电路14包括第三反相器6和第二与非门8。所述第三反相器6的输入端连接第一时钟CLK0。所述第二与非门8的输入端分别连接所述同步电路12的输出端和第三反相器6的输出端，所述第二与非门8的输出端连接第二传输门10的输入端。第一传输门9的输入端连接第一门控电路13的输出端，即连接第一与非门7的输出端。第一传输门9的控制端连接第一D触发器1的输出端。第二传输门10的输入端连接第二门控电路14的输出端，即连接第二与非门8的输出端。第二传输门10的控制端连接第一D触发器1的输出端。第一传输门9的输出端和本文档来自技高网...

【技术保护点】
一种基于FPGA系统的时钟切换电路，其特征在于，包括第一D触发器（1）、同步电路（12）、第一门控电路（13）、第二门控电路（14）、第一传输门（9）和第二传输门（10）；所述第一D触发器（1）的输入端连接时钟选择信号CLK_SEL，时钟端连接第一时钟CLK0，复位端连接复位信号RST；所述同步电路（12）的输入端分别连接第一D触发器（1）的输出端、第二时钟CLK1和复位信号RST；第一门控电路（13）的输入端分别连接同步电路（12）的输出端和第一时钟CLK0；第二门控电路（14）的输入端分别连接同步电路（12）的输出端和第二时钟CLK1；第一传输门（9）的输入端连接第一门控电路（13）的输出端，控制端连接第一D触发器（1）的输出端，当第一传输门（9）的控制端接收到低电平时，第一传输门（9）导通；第二传输门（10）的输入端连接第二门控电路（14）的输出端，控制端连接第一D触发器（1）的输出端，当第二传输门（10）的控制端接收到高电平时，第二传输门（10）导通；第一传输门（9）的输出端和第二传输门（10）的输出端相连共同向外输出第三时钟CLK_OUT；当同步电路（12）的输出端输出低电平时，所述第一门控电路（13）输出第一时钟CLK0；当同步电路（12）的输出端输出高电平时，所述第二门控电路（14）输出第二时钟CLK1。...

【技术特征摘要】
1.一种基于FPGA系统的时钟切换电路，其特征在于，包括第一D触发器（1）、同步电路（12）、第一门控电路（13）、第二门控电路（14）、第一传输门（9）和第二传输门（10）；所述第一D触发器（1）的输入端连接时钟选择信号CLK_SEL，时钟端连接第一时钟CLK0，复位端连接复位信号RST；所述同步电路（12）的输入端分别连接第一D触发器（1）的输出端、第二时钟CLK1和复位信号RST；第一门控电路（13）的输入端分别连接同步电路（12）的输出端和第一时钟CLK0；第二门控电路（14）的输入端分别连接同步电路（12）的输出端和第二时钟CLK1；第一传输门（9）的输入端连接第一门控电路（13）的输出端，控制端连接第一D触发器（1）的输出端，当第一传输门（9）的控制端接收到低电平时，第一传输门（9）导通；第二传输门（10）的输入端连接第二门控电路（14）的输出端，控制端连接第一D触发器（1）的输出端，当第二传输门（10）的控制端接收到高电平时，第二传输门（10）导通；第一传输门（9）的输出端和第二传输门（10）的输出端相连共同向外输出第三时钟CLK_OUT；当同步电路（12）的输出端输出低电平时，所述第一门控电路（13）输出第一时钟CLK0；当同步电路（12）的输出端输出高电平时，所述第二门控电路（14）输出第二时钟CLK1。2.根据权利要求1所述的基于FPGA系统的时钟切换电路，其特征在于，所述同步电路（12）包括级联的第二D触发器（2）和第三D触发器（3）；所述第二D触发器（2）的输入端连接第一D触发器（1）的输出端，时钟端连接第二时钟CLK1，复位端连接复位信号RST；所述第三D触发器（3）的输入端连接第二D触发器（2）的输出端，时钟端连...

【专利技术属性】
技术研发人员：庄雪亚，闫华，
申请(专利权)人：中国电子科技集团公司第五十八研究所，
类型：发明
国别省市：江苏,32