一种多时钟选择切换电路、时钟切换芯片及方法技术

本发明专利技术公开了一种多时钟选择切换电路、时钟切换芯片及方法，其中该多时钟选择切换电路包括：与时钟输入信号数量相等的时钟门控子模块，这些时钟门控子模块中仅有一个用于通过输出多路输入时钟，其余的时钟门控子模块均用于禁止输出多路输入时钟；每个时钟门控子模块的使能端分别与一个与逻辑门元件级联，用于分别为时钟门控子模块产生使能信号；所有时钟门控子模块的输出端分别连接至同一个输入端数量与时钟输入信号数量相等的或逻辑门元件的一个输入端；或逻辑门元件的输出端为多时钟选择切换电路的输出端。

A multi clock switching circuit, clock switching chip and method

The invention discloses a multi clock switching circuit and clock switching chip and method, wherein the clock selecting circuit includes: clock input and clock gating signal is equal to the number of sub module, the clock gating module in only one used by multi output input clock, clock gating module are used for the rest of the ban output multiple input clock; each clock gating module enable end respectively with a logic gate elements respectively for cascade, clock gating module generates an enable signal; an input end of the output of all clock gating module ends are respectively connected to the same input quantity and the clock input signal is equal to the number of or logic gate elements; the output end or logic gate elements for clock output switching circuit terminal.

【技术实现步骤摘要】
一种多时钟选择切换电路、时钟切换芯片及方法
本专利技术属于芯片电路设计领域，尤其涉及一种多时钟选择切换电路、时钟切换芯片及方法。
技术介绍
目前，时钟切换电路着眼于如何实现时钟的切换(主要是两个时钟之间的切换)，怎样避免产生毛刺以及采用硬件电路来控制输出时钟的频率变化来实现时钟切换。但是这些时钟切换电路也存在一定的问题，主要体现在：时钟切换电路比较单一，很少有专利技术能将多个优点的电路集中体现在一个时钟切换电路上，有些电路的稳定性和可靠性也不够高。专利申请号为“201410754184.0”的中国电子科技集团公司第四十七研究所的专利技术专利申请“时钟动态切换电路及方法”，它可以实现两个时钟信号的自由切换，确保任意时刻输出的时钟信号都是其中的一路输入时钟信号，但其也存在一定的不足，不具备多时钟无毛刺切换电路的优点。专利申请号为“201410608180.1”的上海华虹宏力半导体制造有限公司的专利技术专利申请“时钟切换电路”，其给出了一种时钟切换电路，能消除时钟切换时的毛刺。但其也存在一定的不足，这个电路无法有效的减少亚稳态给电路带来的影响。专利申请号为“201610599180.9”的本文档来自技高网...

【技术保护点】
一种多时钟选择切换电路，其特征在于，包括：与时钟输入信号数量相等的时钟门控子模块，这些时钟门控子模块中仅有一个用于通过输出多路输入时钟，其余的时钟门控子模块均用于禁止输出多路输入时钟；每个时钟门控子模块的使能端分别与一个与逻辑门元件级联，用于分别为时钟门控子模块产生使能信号；所有时钟门控子模块的输出端分别连接至同一个输入端数量与时钟输入信号数量相等的或逻辑门元件的一个输入端；或逻辑门元件的输出端为多时钟选择切换电路的输出端。

【技术特征摘要】
1.一种多时钟选择切换电路，其特征在于，包括：与时钟输入信号数量相等的时钟门控子模块，这些时钟门控子模块中仅有一个用于通过输出多路输入时钟，其余的时钟门控子模块均用于禁止输出多路输入时钟；每个时钟门控子模块的使能端分别与一个与逻辑门元件级联，用于分别为时钟门控子模块产生使能信号；所有时钟门控子模块的输出端分别连接至同一个输入端数量与时钟输入信号数量相等的或逻辑门元件的一个输入端；或逻辑门元件的输出端为多时钟选择切换电路的输出端。2.如权利要求1所述的一种多时钟选择切换电路，其特征在于，时钟输入信号的数量至少为两个。3.如权利要求1所述的一种多时钟选择切换电路，其特征在于，每个时钟门控子模块均包括一个由两个D触发器级联形成的使能信号同步器、一个由D触发器以及一个两输入与逻辑门元件，且时钟门控子模块能够保证使能信号在时钟输入的下降沿进行锁存操作不会引起时序竞争问题。4.如权利要求1所述的一种多时钟选择切换电路，其特征在于，如果任何输入条件下，时钟输入总是需要不运行时维持高电平，则用于禁止输出多路输入时钟的时钟门控子模块包括两个级联D触发器和一个两输入与逻辑门元件，两个级联D触发器的输出端连接至与两输入逻辑门元件的输入端，时钟输入与两输入逻辑门元件的另一输入端相连。5.如权利要求2所述的一种多时钟选择切换电路，其特征在于，当时钟输入信号的数量为两个且硬复位信号保持低电平时，为避免随后切换出...

【专利技术属性】
技术研发人员：孙建辉，杨志政，王春兴，
申请(专利权)人：山东师范大学，
类型：发明
国别省市：山东,37