使用延迟电路的时钟门控制造技术

一种设备包含时钟门控电路CGC的锁存器。所述锁存器经配置以响应于时钟信号而产生第一信号。所述设备进一步包含所述CGC的延迟电路。所述延迟电路经配置以接收所述时钟信号并基于所述时钟信号和所述第一信号而产生第二信号。所述设备进一步包含所述CGC的输出电路。所述输出电路耦合到所述延迟电路和所述锁存器。所述输出电路经配置以基于所述时钟信号和所述第二信号而产生主时钟信号。所述主时钟信号的边缘基于与从时钟信号相关联的延迟特性而相对于所述时钟信号的边缘延迟。

【技术实现步骤摘要】
【国外来华专利技术】使用延迟电路的时钟门控相关申请的交叉引用本申请主张2015年7月27日递交的共同拥有的第14/810,243号美国非临时专利申请的优先权，所述申请的内容明确地以全文引用的方式并入本文中。
本公开大体上涉及电子装置，且更确切地说，涉及用于电子装置的时钟门控。
技术介绍
处理器可包含执行对指令的管线式执行的多个管线级。举例来说，管线级可从存储器提取指令、对指令进行解码、执行指令以产生结果并将结果写入返回到存储器。一个管线级的输出可通过一或多个触发器耦合到另一管线级的输入。触发器可包含可由单独的时钟信号驱动的多个锁存器，例如主锁存器和从锁存器。一些装置解除激活触发器以便在未在管线级之间传送数据时降低功耗。举例来说，可在结果准备好从一个管线级传送到从锁存器时激活主锁存器。可在将结果提供给从锁存器之后解除激活主锁存器，且可在将结果提供给另一管线级之后解除激活从锁存器。如果单独的电路用以解除激活主锁存器和从锁存器，那么“竞态”条件可产生一些情形。举例来说，如果从锁存器激活了太久(例如由于时钟偏斜)，那么结果可能过早地传送到另一管线级(例如产生可能在一些电路中不合需要的“半循环路径”)。一些装置可通过使用单个电路以解除激活主锁存器和从锁存器来避免此操作状态。这种技术可在在不同时间处激活主锁存器与从锁存器的装置中引起更高的功耗。
技术实现思路
时钟门控电路(CGC)能经配置以延迟提供给主锁存器的主时钟信号的特定边缘(例如下降边缘)。延迟所述主时钟信号的边缘能避免同时激活所述主锁存器和一或多个从锁存器的操作状态。举例来说，所述主时钟信号的下降边缘能与提供给所述一或多个从锁存器的从时钟信号的下降边缘大体上同时地或在其之后发生。如果所述一或多个从锁存器具有相位一(Φ-1)配置(其中所述一或多个从锁存器由所述从时钟信号的上升边缘触发)且所述主锁存器具有相位二(Φ-2)配置(其中所述主锁存器由所述主时钟信号的下降边缘触发)，那么延迟所述主时钟信号的所述下降边缘能避免所述主锁存器与所述一或多个从锁存器两者的同时激活。在一些情况下，例如当所述一或多个从锁存器比设计激活得更早(例如由于时钟偏斜)时，避免所述主锁存器与所述一或多个从锁存器两者的同时激活能避免“竞态”条件。在说明性实施方案中，所述CGC包含锁存器、第二锁存器、输出电路和延迟电路。所述锁存器、所述第二锁存器、所述延迟电路和所述输出电路能经配置以接收时钟信号(例如用以产生主时钟信号的时钟信号)。能使用所述CGC的内部信号来控制所述延迟电路(例如而非提供来自所述CGC外部的装置的单独信号)，这能降低电路复杂度和功耗。举例来说，能使用所述第一锁存的输出来控制(例如功率门控)所述延迟电路。在一些配置中，所述延迟电路和所述锁存器形成第一时钟门控子电路(例如Φ-1CGC)，且所述CGC的所述第二锁存器和所述输出电路形成第二时钟门控子电路(例如Φ-2CGC)。在特定实例中，一种设备包含时钟门控电路(CGC)锁存器。所述锁存器经配置以响应于时钟信号而产生第一信号。所述设备进一步包含所述CGC的延迟电路。所述延迟电路经配置以接收所述时钟信号并基于所述时钟信号和所述第一信号而产生第二信号。所述设备进一步包含所述CGC的输出电路。所述输出电路耦合到所述延迟电路和所述锁存器。所述输出电路经配置以基于所述时钟信号和所述第二信号而产生主时钟信号。所述主时钟信号的边缘基于与从时钟信号相关联的延迟特性而相对于所述时钟信号的边缘延迟。在另一特定实例中，一种操作CGC的方法包含在CGC处接收时钟信号。所述方法进一步包含：通过所述CGC的锁存器产生第一信号；以及响应于所述时钟信号和由所述锁存器产生的所述第一信号而使用所述CGC的延迟电路来产生主时钟信号。所述主时钟信号的边缘基于与从时钟信号相关联的延迟特性而相对于所述时钟信号的边缘延迟。在另一特定实例中，一种设备包含用于在CGC处产生第一信号的装置并进一步包含用于在所述CGC处接收时钟信号的装置。所述设备进一步包含用于响应于所述时钟信号和由所述锁存器产生的所述第一信号而使用所述CGC的延迟电路来产生主时钟信号的装置。所述主时钟信号的边缘基于与从时钟信号相关联的延迟特性而相对于所述时钟信号的边缘延迟。由所公开实例中的至少一个提供的一个特定优点是降低的功耗，同时避免或降低危险(例如竞态条件)的可能性。为了说明，利用单个CGC以时钟门控主锁存器和从锁存器的装置能避免危险，但会提高功耗(这是因为所述主锁存器和所述从锁存器无法被单独地时钟门控)。利用单独CGC以时钟门控主锁存器和从锁存器的装置能产生危险(例如由于时钟偏斜)。根据本公开的装置能单独地时钟门控主锁存器和从锁存器(降低功耗)而不产生竞态条件(在发生时钟偏斜的情况下)。在检视整个申请后，本公开的其它实例、优点和特征将变得显而易见，申请包含以下部分：附图说明、具体实施方式和权利要求书。附图说明图1是包含具有延迟电路的时钟门控电路(clockgatingcircuit，CGC)的设备的说明性实例的框图。图2是包含延迟电路的CGC的说明性实例的框图。图3是说明可在包含延迟电路的CGC处执行的某些操作的时序的时序图。图4是包含延迟电路的CGC的操作方法的特定说明性实例的流程图。图5是包含具有包含延迟电路的CGC的处理器的电子装置的框图。具体实施方式参考图1，描绘了装置的说明性实例且一般将其表示为100。装置100可实施于电子装置中，例如处理器内。举例来说，装置100可耦合于管线式处理器的管线级之间(例如以将结果从一个管线级的输出提供到另一管线级的输入)。为了进一步说明，作为说明性实例，装置100可在管线式数字信号处理器(digitalsignalprocessor，DSP)、中央处理单元(centralprocessingunit，CPU)、管线式图形处理单元(graΦcsprocessingunit，GPU)、管线式应用程序处理器(applicationsprocessor，AP)或另一管线式处理装置的管线级之间整合。在其它状况下，装置100可整合于另一装置内，另一装置例如经配置以在装置之间传达数据的数据接口。装置100包含主锁存器104。主锁存器104可经配置以接收输入信号142。举例来说，主锁存器104可经配置以从管线式处理器的第一管线级接收输入信号142。装置100进一步包含一或多个第二锁存器，例如多个从锁存器108。多个从锁存器108可包含第一从锁存器118、第二从锁存器120和第三从锁存器122。应了解，图1的实例是说明性的，且装置100可包含不同数目个从锁存器(例如一个从锁存器、两个从锁存器、四个从锁存器、或另一正整数n个从锁存器)。多个从锁存器108可经配置以产生输出信号146。举例来说，多个从锁存器108可经配置以将输出信号146提供给管线式处理器的第二管线级。为了进一步说明，主锁存器104和多个从锁存器108可形成触发器，例如“D”触发器。在此状况下，输入信号142可对应于数据输入信号(d)，且输出信号146可对应于多个触发器数据输出信号(q)。输出信号146可包含由第一从锁存器118产生的第一输出信号(q0)、由第二从锁存器120产生的第二输出信号(q1)和由第三从锁存器122产生的第三本文档来自技高网...

【技术保护点】
一种设备，其包括：时钟门控电路CGC的锁存器，所述锁存器经配置以响应于时钟信号而产生第一信号；和所述CGC的延迟电路，所述延迟电路经配置以接收所述时钟信号并基于所述时钟信号和所述第一信号而产生第二信号；以及所述CGC的输出电路，所述输出电路耦合到所述延迟电路和所述锁存器，所述输出电路经配置以基于所述时钟信号和所述第二信号而产生主时钟信号，其中所述主时钟信号的边缘基于与从时钟信号相关联的延迟特性而相对于所述时钟信号的边缘延迟。

【技术特征摘要】
【国外来华专利技术】2015.07.27 US 14/810,2431.一种设备，其包括：时钟门控电路CGC的锁存器，所述锁存器经配置以响应于时钟信号而产生第一信号；和所述CGC的延迟电路，所述延迟电路经配置以接收所述时钟信号并基于所述时钟信号和所述第一信号而产生第二信号；以及所述CGC的输出电路，所述输出电路耦合到所述延迟电路和所述锁存器，所述输出电路经配置以基于所述时钟信号和所述第二信号而产生主时钟信号，其中所述主时钟信号的边缘基于与从时钟信号相关联的延迟特性而相对于所述时钟信号的边缘延迟。2.根据权利要求1所述的设备，其进一步包括所述CGC的第二锁存器，其中所述锁存器和所述延迟电路形成第一门控子电路，且其中所述第二锁存器和所述输出电路形成第二时钟门控子电路。3.根据权利要求1所述的设备，其中所述主时钟信号具有相对于所述时钟信号的下降边缘延迟的下降边缘。4.根据权利要求1所述的设备，其中所述延迟电路包含“与”装置。5.根据权利要求4所述的设备，其中所述“与”装置具有经配置以接收所述时钟信号的第一输入和响应于所述锁存器的第二输入。6.根据权利要求4所述的设备，其中所述“与”装置包含“与非”NAND门和一或多个反相器，所述“与非”门和所述一或多个反相器经配置以用作具有与所述延迟电路相关联的延迟特性的“与”门。7.根据权利要求1所述的设备，其进一步包括具有三输入OR3配置的“或”门。8.根据权利要求7所述的设备，其中所述“或”门包含耦合到所述锁存器的第一输入，并进一步包含经配置以接收测试启用信号的第二输入。9.根据权利要求1所述的设备，其中所述输出电路包含“或”门，所述“或”门具有经配置以接收所述时钟信号的第一输入、耦合到第二锁存器的第二输入和耦合到所述延迟电路的第三输入。10.根据权利要求1所述的设备，其进一步包括：处理器的第一管线级；和所述处理器的第二管线级，其中所述CGC耦合于所述第一管线...

【专利技术属性】
技术研发人员：法迪·阿德尔·哈姆丹，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国,US