用于管芯到管芯接口中的时钟分发的系统和方法技术方案

提供了用于管芯到管芯时钟分发的电路。一种系统包括第一管芯上的传送时钟树和第二管芯上的接收时钟树。传送时钟树与接收时钟树相同(或几乎相同)，从而传送时钟树上的给定比特的插入延迟与接收时钟树上与该给定比特相对应的比特的插入延迟相同。虽然在同一时钟树内可能存在从比特到比特的时钟偏斜，但是在不同管芯上的对应比特经历相同的时钟插入延迟。

【技术实现步骤摘要】
【国外来华专利技术】相关申请本申请要求于2014年7月18日提交的专利申请S/N.14/335,681的权益，该申请通过引用整体纳入于此。
本申请涉及时钟分发，尤其涉及管芯到管芯接口中使用不平衡时钟树的时钟分发。
技术介绍
纳入多个管芯的封装系统正得到越来越多的关注。多管芯封装使用管芯到管芯链路来实现管芯之间的通信。管芯到管芯链路通常必须支持非常大的聚集数据带宽，并且偏好具有经转发时钟的并行总线架构来在接收机处进行较简单的数据重定时。一种提供管芯到管芯时钟分发的常规技术是在两个管芯上采用平衡时钟树。平衡时钟树被设计成使得从外部时钟输入触点到比特的距离与每个管芯内从比特到比特的距离相同。换言之，时钟插入延迟对于管芯的每个比特都是相同的(或非常接近相同)。平衡树的一示例是“H”树，其中从外部触点至每个比特的金属布线形成看上去像字母“H”的递归层次结构的路径，并且从给定比特到外部触点的长度在所有比特上基本上是统一的。在一示例常规系统中，每个比特对应于触发器。时钟树馈送触发器群，其中每个触发器在时钟沿处要么传送数据比特要么捕捉数据比特。当树平衡时，至每个比特的时钟插入延迟是统一的，并且这些触发器同时接收到时钟沿。此类特征在旨在供在多管芯封装中使用的管芯中可以是有用的。在一个示例中，该管芯具有传送数据的多个比特，并且平衡树使这些比特被同时传送。此类经同步的比特传输允许该管芯与预期接收这些比特的另一管芯配对。由此，该管芯可在不知道其将与哪些管芯封装在一起的情况下被制造(假定这些管芯预期经同步的比特传输或接收)。然而，使时钟树平衡可包括对一些比特使用较长的金属迹线，从而在整体上增加了时钟树中的金属总量、对近旁金属的寄生电容、以及动态功耗。由此本领域存在对管芯到管芯时钟接口中更加功率高效的时钟分发的需要。概述提供了用于管芯到管芯时钟分发的电路。在一个示例中，一种多管芯封装包括至少两个管芯。一个管芯具有馈送一群传送比特的非平衡时钟树。另一管芯具有馈送一群接收比特的非平衡时钟树。第一管芯上的每个传送比特对应于第二管芯上的接收比特。并且，传送时钟树向接收时钟树转发时钟信号。在非平衡树中，插入延迟逐比特变化。然而，在此实施例中，接收时钟树上的给定比特的插入延迟与其在传送时钟树上的对应比特的插入延迟相匹配。继续此实施例，该电路的操作包括向传送时钟树上的比特分发时钟信号。传送时钟树上的节点将时钟信号转发给接收时钟树上的节点，接收时钟树上的该节点向接收侧上的比特分发该时钟。专注于一对比特(传送比特和对应的接收比特)，时钟沿在插入延迟之后到达传送比特并使触发器向接收比特传送数据。当数据到达接收侧上的对应比特时，时钟信号也到达，这是因为经转发时钟信号在接收时钟树处经历了相同的插入延迟。其他比特对以相同方式操作，尽管插入延迟逐对不同。各种实施例提供了优于常规解决方案的一个或多个优势。例如，与平衡时钟树相比，非平衡时钟树可以使用较少金属，由此减小时钟树总电容和动态功耗。这些和其它优势可通过以下详细描述来更好地领会。附图简要说明图1是示出根据一个实施例的耦合至接收时钟树的传送时钟树的解说。图2是根据一个实施例的各自具有它自己的相应时钟树的两个管芯的解说。图3示出了根据本公开的一个实施例的示例管芯到管芯接口的功能视图。图4示出了根据一个实施例适配的一个示例多管芯封装。图5是根据一个实施例适配的另一示例多管芯封装的解说。图6是根据一个实施例适配的一示例管芯到管芯接口的解说。图7是根据一个实施例在管芯到管芯接口处分发时钟信号的示例方法的流程图。详细描述示例电路实施例为减少时钟树的金属和电容，所提议的设计在两个管芯处使用非平衡时钟树。在一个示例中，每个时钟树具有多条布线，其中到不同比特的布线可以是不同的长度。但是树的总体设计允许时钟树布线中的金属量在整体上显著减少。图1是示出根据一个实施例的耦合至接收时钟树120的传送时钟树110的解说，其中时钟通过每个管芯处的外部触点从管芯1转发给管芯2。在图1中，管芯1和管芯2上的圆圈代表在每个比特时间处输出或输入数据比特的触点。每个触点在其相应管芯的外表面上，并且在示例实施例中，这些触点位于管芯1和管芯2所置于的较大芯片封装内部。为方便起见，这些圆圈在图1的示例中被称为比特。每个圆圈位于方格中。这些方格是概念性网格的一部分，并且用于解说管芯1和管芯2的外表面上的物理尺寸。如以下更详细解释的，管芯1上的给定比特的物理位置对应于管芯2上的相应比特的物理位置。在此示例中，时钟树110和120是按图1所示的模式物理地布置在管芯上的金属迹线或布线。专注于管芯1TX时钟树110，注意到从触点(被标记为“起始”)到最右上比特111的金属布线的长度比针对更靠近“起始”触点的其他比特的布线更长。由此，每个比特与特定插入延迟相关联，其中插入延迟与其从外部触点的相应布线的长度相关。包括这种类型的时钟树的系统可包括第一管芯上的传送时钟树和第二管芯上的接收时钟树。第一和第二管芯被包括在多管芯封装(例如，图4和5的多管芯封装)中。传送时钟树与接收时钟树相同(或几乎相同)，从而传送时钟树上的给定比特的插入延迟与其在接收时钟树上的对应比特的插入延迟相同。由此，虽然在同一时钟树内可能存在从比特到比特的时钟偏斜，但是在不同管芯上的对应比特经历相同的时钟插入延迟。管芯1上的每个传送比特对应于管芯2上的接收比特。在以上示例中，最右上比特111对应于管芯120上的最右上比特121，并且这些比特经历相同的时钟插入延迟。其他比特以类似的空间方式匹配，并且也在管芯1和管芯2处经历相同的相应插入延迟。例如，比特112和122是对应的比特且经历相同的插入延迟，但它们可经历不同于比特111和121所经历的插入延迟。图1未示出该封装中从管芯1连接至管芯2的数据布线，但是从管芯到管芯的空间比特匹配允许使用相应比特之间在长度上统一的数据布线。由此，如果存在64对相应比特，则这64对中的每一对具有相同长度的数据布线。这是为了确保该封装中基本匹配的逐比特传播延迟。图6示出了示例数据布线。同样，将时钟从管芯1转发给管芯2的布线130与这些数据布线的长度相同，从而从管芯1移至管芯2的数据所经历的延迟与时钟被转发时所经历的延迟相同。专注于比特111、112、121、122的操作示例是有启发性的。在此示例中，时钟在管芯1处的触点(“起始”)处被接收。该时钟随后从管芯1转发给管芯2，如在经转发时钟布线130处所标记的。因转发时钟引起的延迟在此示例中被称为t1。时钟传播通过时钟树110，首先到达最靠近“起始”的比特并最后到达最远离“起始”的比特，其中比特至“起始”的邻近度由金属长度而非直接点对点距离来定义。时钟至给定比特的插入延迟与时钟树110内至该比特的布线的长度成比例。换言之，给定比特的插入延迟是通过时钟树的时钟信号从该树的起始到该比特(例如，该比特的触发器输入处)的传播延迟。在此示例中，比特111所经历的插入延迟被称为t2，并且比特112所经历的插入延迟被称为t3，其中t2略大于t3，这是因为至比特111的金属布线略长于至比特112的金属布线。当比特111处的触发器(未示出)在插入延迟t2之后接收到时钟的上升沿时，该触发器通过数据布线(未示出)向比特121传送数据。由于数据在本文档来自技高网...

【技术保护点】
一种电路，包括：传送时钟树，其馈送第一多个比特；以及接收时钟树，其馈送第二多个比特，其中所述传送时钟树被配置成向所述接收时钟树转发时钟信号；其中所述传送时钟树上的个体比特对应于所述接收时钟树上各自相应的个体比特，每个时钟树是非平衡的并且为所述传送时钟树和所述接收时钟树处的对应比特提供匹配的插入延迟。

【技术特征摘要】
【国外来华专利技术】2014.07.18 US 14/335,6811.一种电路，包括：传送时钟树，其馈送第一多个比特；以及接收时钟树，其馈送第二多个比特，其中所述传送时钟树被配置成向所述接收时钟树转发时钟信号；其中所述传送时钟树上的个体比特对应于所述接收时钟树上各自相应的个体比特，每个时钟树是非平衡的并且为所述传送时钟树和所述接收时钟树处的对应比特提供匹配的插入延迟。2.如权利要求1所述的电路，其特征在于，对应比特通过数据布线跨两个管芯被连接，其中所述数据布线是统一的长度。3.如权利要求1所述的电路，其特征在于，所述第一多个比特和所述第二多个比特被配置成接收相同时钟。4.如权利要求1所述的电路，其特征在于，所述传送时钟树被配置成以相对于彼此不同的插入延迟向所述第一多个比特中的个体比特提供所述时钟信号，其中所述第一多个比特中的给定比特的插入延迟包括从所述时钟信号在所述传送时钟树的起始节点处上升的时间到所述时钟在所述给定比特的触发器处上升的时间的传播延迟。5.如权利要求1所述的电路，其特征在于，所述接收时钟树被配置成以相对于彼此不同的插入延迟向所述第二多个比特中的个体比特提供所述时钟信号，其中所述第二多个比特中的给定比特的插入延迟包括从所述时钟信号在所述接收时钟树的起始节点处上升的时间到所述时钟在所述给定比特的触发器处上升的时间的传播延迟。6.如权利要求1所述的电路，其特征在于，所述传送时钟树具有从所述传送时钟树的起始节点到所述第一多个比特中的每个比特的非统一布线长度，并且其中所述接收时钟树具有从所述接收时钟树的起始节点到所述第二多个比特中的每个比特的非统一布线长度。7.如权利要求1所述的电路，其特征在于，所述第一多个比特中的每个比特包括触发器，进一步其中所述第二多个比特中的每个比特包括触发器。8.如权利要求1所述的电路，其特征在于，所述传送时钟树被包括在第一管芯中并且其中所述接收时钟树被包括在第二管芯中，进一步其中所述第一管芯和所述第二管芯被布置在多管芯封装中，所述封装包括：基板，所述第一管芯和所述第二管芯被布置在所述基板上；多个金属层，其提供所述第一管芯与所述第二管芯之间以及与所述封装的外部引脚之间的电通信；以及介电层，其生长在所述第一管芯和所述第二管芯上。9.如权利要求1所述的电路，其特征在于，所述传送时钟树被包括在第一管芯中并且其中所述接收时钟树被包括在第二管芯中，进一步其中所述第一管芯和所述第二管芯通过中介体彼此处于电通信中，进一步其中所述第一管芯和所述第二管芯以及所述中介体被包括在多管芯封装中。10.一种方法，包括：向第一管芯上的第一多个比特以及第二管芯上的第二多个比特提供时钟，其中所述第一多个比特中的个体比特对应于所述第二管芯上各自相应的比特；以及对于所述第一多个比特中的每个比特：接收具有插入延迟的所述时钟；响应于接收到所述时钟而向在所述第二管芯的对应比特处的触发器传送数据，在所述第二管芯的所述对应比特处的所述触发器以基本上相同的插入延迟接收所述时钟；其中向所述第一多个比特提供所述时钟的所述第一管芯的时钟树具有对所述时钟的非统一插入延迟。11.如权利要求10所述的方法，其特征在于，向所述第二多个比特提供所述时钟的所述第二管芯的时钟树具有对所述时钟的非统一插入延迟。12.如权利要求10所述的方法，其特征在于，多个对应比特对是使用具有统一长度的金属布线从所述第一管芯连接至所述第二管芯的。13.如权利要求12所述的方法，其特征在于，进一步包括：从所述第一管芯的时钟树上的时钟节点向所述第二管芯的时钟树上的时钟节点传送所述时钟，...

【专利技术属性】
技术研发人员：T·C·布莱恩，A·L·S·洛克，S·科诺，G·F·林奇，T·T·蔚，L·R·彼得森，Y·李，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国;US