使用存储器器件中的不同感测节点电压的验证操作制造技术
Verification of the voltage of different sensing nodes in memory devices
The sensing circuit in the memory device can be precharged to different levels during the sensing process to reduce the amount of time used for sensing. For example, in programming operations, the memory unit is in a fast programming mode until its threshold voltage exceeds the offset verification voltage (VO) of the data state. The offset verification voltage is lower than the final verification voltage (VF) of the data state. When the threshold voltage is between VO and VF, the memory unit is in the slow programming mode. In VO testing a memory unit to be executed for a memory cell in VF testing by the associated with a memory cell sensing circuit of pre charge than for a memory cell sensing circuit to higher voltage. The common discharge period and jumping condition can be used.
【技术实现步骤摘要】
【国外来华专利技术】使用存储器器件中的不同感测节点电压的验证操作
技术介绍
本技术涉及存储器器件的操作。半导体存储器器件已经变得越来越流行用于各种电子设备。例如，非易失性半导体存储器被用于蜂窝电话、数字相机、个人数字助理、移动计算设备、非移动计算设备和其他设备。存储器器件能够包括在二维(2D)存储器结构中水平布置的存储器单元或者在诸如堆叠存储器结构的三维(3D)存储器结构中垂直布置的存储器单元。每个存储器单元包括诸如浮置栅极的电荷存储材料或电荷俘获材料，并且能够被编程为基于电荷存储材料中的电荷量来表示数据状态。而且，存储器单元可以排列成串，例如，在串的末端提供选择栅极晶体管以选择性地将串的沟道连接到源极线或位线。通常使用连接到位线的感测电路来执行感测操作。然而，在操作这样的存储器器件中存在各种挑战。附图说明图1是非易失性存储器器件的示例框图。图2描绘了可以由图1的处理器122c或图8A的感测块中的处理器863执行的代码。图3描绘作为图1的存储器结构126的示例的NAND闪速存储器单元块。图4描绘作为图1的存储器结构126的另一示例的NAND单元的阵列400的示例。图5A描绘了与读取和验证电...
【技术保护点】
一种装置，包括：包括第一感测节点(822)的第一感测电路(850a)，所述第一感测电路与第一存储器单元(MC1)相关联；包括第二感测节点(842)的第二感测电路(851a)，所述第二感测电路与第二存储器单元(MC2)相关联；以及控制电路(110、112、114、116、122、128、132)，所述控制电路与所述第一感测电路和所述第二感测电路相关联，并且被配置为，在感测操作中：将所述第一感测节点预充电到第一感测节点电压(VsenVO)；将所述第二感测节点预充电到低于所述第一感测节点电压的第二感测节点电压(VsenVF)；以及在控制栅极电压(VvA、VvB、VvC)被施加到第...
【技术特征摘要】
【国外来华专利技术】2015.09.10 US 14/849,8791.一种装置，包括：包括第一感测节点(822)的第一感测电路(850a)，所述第一感测电路与第一存储器单元(MC1)相关联；包括第二感测节点(842)的第二感测电路(851a)，所述第二感测电路与第二存储器单元(MC2)相关联；以及控制电路(110、112、114、116、122、128、132)，所述控制电路与所述第一感测电路和所述第二感测电路相关联，并且被配置为，在感测操作中：将所述第一感测节点预充电到第一感测节点电压(VsenVO)；将所述第二感测节点预充电到低于所述第一感测节点电压的第二感测节点电压(VsenVF)；以及在控制栅极电压(VvA、VvB、VvC)被施加到第一存储器单元和第二存储器单元时，允许所述第一感测节点电压和所述第二感测节点电压在放电时段(ts1-td1，ts2-td2)放电。2.根据权利要求1所述的装置，其中：所述第一感测电路包括第一跳变锁存器(826)；所述第二感测电路包括第二跳变锁存器(846)；并且所述控制电路被配置为，在所述放电时段的结束处，基于所述第一感测节点电压相对于参考电压的值来设置所述第一跳变锁存器，并且基于所述第二感测节点电压相对于所述参考电压的值来设置所述第二跳变锁存器。3.根据权利要求1或2所述的装置，其中：所述控制电路被配置为响应于所述第一存储器单元具有低于分界电压的阈值电压的确定来执行所述第一感测节点的预充电；所述控制电路被配置为响应于所述第二存储器单元具有高于所述分界电压的阈值电压的确定来执行所述第二感测节点的预充电；所述感测操作包括验证操作；所述分界电压是数据状态的偏移验证电压(VvAO、VvBO、VvCO)；并且所述偏移验证电压低于所述数据状态的最终验证电压(VvA、VvB、VvC)。4.根据权利要求1至3中任一项所述的装置，其中：所述控制电路被配置为响应于所述第一存储器单元将被编程到一个数据状态的确定而执行所述第一感测节点的预充电；所述控制电路被配置为响应于所述第二存储器单元将被编程到低于所述一个数据状态的另一数据状态的确定而执行所述第二感测节点的预充电；并且所述感测操作包括验证操作。5.根据权利要求1至4中任一项所述的装置，其中：在所述感测操作中的第一时间，所述控制电路被配置为执行所述第一感测节点的预充电；并且在所述感测操作中的与所述第一时间不同的第二时间，所述控制电路被配置为执行所述第二感测节点的预充电。6.根据权利要求1至4中任一项所述的装置，其中，在第一时间，所述控制电路被配置为：向所述第一感测电路中的晶体管(1238)和所述第二感测电路中的晶体管施加第一电压(VsenVO+Vth)，所述第一电压至少等于所述第一感测节点电压与所述第一感测电路中的晶体管的阈值电压之和；将电源电压(VDD)施加到所述第一感测电路中的晶体管的漏极(1237)，其中所述第一感测电路中的晶体管执行所述第一感测节点的预充电；并且阻挡来自所述第二感测电路中的晶体管的漏极的电源电压，其中，所述第二感测电路中的晶体管在第一时间不执行对所述第二感测节点到所述第二感测节点电压的预充电；并且在所述第一时间之后的第二时间，所述控制电路被配置为：向所述第一感测电路中的晶体管和所述第二感测电路中的晶体管施加第二电压(VsenVF+Vth)，所述第二电压至少等于所述第二感测节点电压与所述第一感测电路中的晶体管的阈值电压之和，并且低于所述第一电压；将所述电源电压施加到所述第一感测电路中的晶体管的漏极，其中所述第一感测节点电压被维持在所述第一感测节点处；并且将所述电源电压施加到所述第二感测电路中的晶体管的漏极，其中所述第二感测电路中的晶体管执行所述第二感测节点的预充电。7.根据权利要求1至4中的任一项所述的装置，其中，在第一时间，所述控制电路被配置为：向所述第二感测电路中的晶体管(1238)和所述第一感测电路中的晶体管施加电压(VsenVF+Vth)，施加至所述第二感测电路中的晶体管的电压至少等于所述第二感测节点电压与所述第二感测电路中的晶体管的阈值电压之和；并且将所述电源电压(VDD)施加到所述第二感测电路中的晶体管的漏极，其中所述第二感测电路中的晶体管执行所述第二感测节点到所述第二感测节点电压的预充电；阻挡来自所述第一感测电路中的晶体管的漏极的电源电压，其中所述第一感测电路中的晶体管不执行所述第一感测节点到所述第二感测节点电压的预充电；并且其中在所述第一时间之后的第二时间，所述控制电路被配置为：向所述第二感测电路中的晶体管和所述第一感测电路中的晶体管施加第一电压(VsenVO+Vth)，所述第一电压至少等于所述第一感测节点电压与所述第二感测电路中的晶体管的所述阈值电压之和；阻挡来自所述第二感测电路中的晶体管的漏极的电源电压，其中所述第二感测电路中的晶体管不执行所述第二感测节点到所述第一感测节点电压的预充电；并且将所述电源电压施加到第一感测电路中的晶体管的漏极，其中所述第一感测电路中的晶体管执行所述第一感测节点的预充电。8.根据权利要求1至4中任一项所述的装置，其中，在第一时间，所述控制电路被配置为：向所述第一感测电路中的晶体管(1238)和所述第...
【专利技术属性】
技术研发人员：A楚，刘钟鹤，金光虎，黎严隆，F莫加特，
申请(专利权)人：桑迪士克科技有限责任公司，
类型：发明
国别省市：美国,US
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