一种利用文字运算电路和CNFET的三值静态存储器制造技术

本发明专利技术公开了一种利用文字运算电路和CNFET的三值静态存储器，包括第一P型CNFET管、第二P型CNFET管、第三P型CNFET管、第四P型CNFET管、第五P型CNFET管、第六P型CNFET管、第七P型CNFET管、第八P型CNFET管、第一N型CNFET管、第二N型CNFET管、第三N型CNFET管、第四N型CNFET管、第五N型CNFET管、第六N型CNFET管、第七N型CNFET管、第八N型CNFET管、第九N型CNFET管、写位线、读位线、写字线、反相写字线、读字线和反相读字线；优点是功耗较低，且可以减小写延时。

A three value static memory using word operation circuit and CNFET

The invention discloses a method using text arithmetic circuit and CNFET three value of static memory, including the first P type CNFET type P tube, second CNFET tube, third P tube, fourth P type CNFET type CNFET type P tube, fifth CNFET tube, sixth P tube, seventh P type CNFET type CNFET type P tube, eighth CNFET pipe, CNFET pipe, the first type N second type N third type N CNFET tube, CNFET tube, CNFET tube, fourth N fifth N CNFET sixth N pipe, CNFET pipe, N pipe, seventh type CNFET eighth type N ninth type N CNFET pipe, CNFET pipe, write bit line, read bit line office line, phase line, write read word line and reverse read word line; has the advantages of low power consumption, and can reduce the write delay.

【技术实现步骤摘要】
一种利用文字运算电路和CNFET的三值静态存储器
本专利技术涉及一种三值静态存储器，尤其是涉及一种利用文字运算电路和CNFET的三值静态存储器。
技术介绍
传统的三值静态存储器通常以交叉耦合反相器的形式实现数据的存储。目前利用CNFET管(即碳纳米场效应晶体管)设计的两种三值静态存储器的电路图分别如图1和图2所示。图1所示的三值静态存储器中，一个P型CNFET管(P1)两个N型CNFET管(N1和N2)构成第一个三值反相器，一个P型CNFET管(P2)两个N型CNFET管(N3和N4)构成第二个三值反相器，第一个三值反相器和第二个三值反相器构成一对交叉耦合反相器；该三值静态存储器中，第一个三值反相器中的N型CNFET管N2处于常导通状态，因此电路工作时当输入为逻辑值“0”或“2”时，第一个三值反相器接入的电源Vddl与电源Vdd或地相连形成直流通路，产生较大的短路电流，第二个三值反相器也存在与第一个三值反相器同样的问题，由此，该三值静态存储器在存储逻辑值“0”或“2”时，存在两条直流通路，增大了电路的工作功耗，使三值静态存储器功耗较高。图2所示的三值静态存储器中，4个P型CNFET管(P1、P2、P3、P4)和2个N型CNFET管(N1、N2)构成第一个三值反相器，4个P型CNFET管(P5、P6、P7、P8)和2个N型CNFET管(N3、N4)构成第二个三值反相器，第一个三值反相器和第二个三值反相器构成一对交叉耦合反相器；该三值静态存储器中，第一个三值反相器在输入为逻辑值“1”时，P型CNFET管P2、N型CNFET管N3同时导通分压得到逻辑值“1”输出，此时第一个三值反相器接入的电源Vdd与地之间形成直流通路，产生较大的短路电流；第二三值反相器也存在与第一个三值反相器同样的直流通路问题，由此，该三值静态存储器在存储逻辑值“1”时，存在两条这样的直流通路，增大了电路的工作功耗，使三值静态存储器功耗较高。并且，上述两种三值静态存储器均以交叉耦合反相器的形式实现数据的存储，交叉耦合反相器由于两个反相器的输出端互为输入端，因此在数据写入时需要两端都达到信号翻转条件才能完成数据写入，从而增大了数据的写延时。
技术实现思路
本专利技术所要解决的技术问题是提供一种功耗较低，且可以减小写延时的利用文字运算电路和CNFET的三值静态存储器。本专利技术解决上述技术问题所采用的技术方案为：一种利用文字运算电路和CNFET的三值静态存储器，包括第一P型CNFET管、第二P型CNFET管、第三P型CNFET管、第四P型CNFET管、第五P型CNFET管、第六P型CNFET管、第七P型CNFET管、第八P型CNFET管、第一N型CNFET管、第二N型CNFET管、第三N型CNFET管、第四N型CNFET管、第五N型CNFET管、第六N型CNFET管、第七N型CNFET管、第八N型CNFET管、第九N型CNFET管、写位线、读位线、写字线、反相写字线、读字线和反相读字线；所述的第一P型CNFET管的源极、所述的第二P型CNFET管的源极、所述的第三P型CNFET管的源极和所述的第五P型CNFET管的源极均接入第一电源；所述的第五N型CNFET管的漏极接入第二电源，所述的第二电源的幅值电平是所述的第一电源的一半，所述的第一P型CNFET管的栅极、所述的第一N型CNFET管的栅极、所述的第二P型CNFET管的栅极、所述的第二N型CNFET管的栅极、所述的第四P型CNFET管的栅极、所述的第四N型CNFET管的栅极、所述的第六P型CNFET管的源极、所述的第七N型CNFET管的源极、所述的第七P型CNFET管的漏极和所述的第八N型CNFET管的漏极连接，所述的第一P型CNFET管的漏极、所述的第一N型CNFET管的漏极、所述的第三P型CNFET管的栅极、所述的第三N型CNFET管的栅极和所述的第六N型CNFET管的栅极连接，所述的第二P型CNFET管的漏极、所述的第二N型CNFET管的漏极和所述的第五P型CNFET管的栅极连接，所述的第三P型CNFET管的漏极和所述的第四P型CNFET管的源极连接，所述的第四P型CNFET管的漏极、所述的第三N型CNFET管的漏极、所述的第四N型CNFET管的漏极与所述的第五N型CNFET管的栅极连接，所述的第五P型CNFET管的漏极、所述的第五N型CNFET管的源极、所述的第六N型CNFET管的漏极、所述的第七P型CNFET管的源极、所述的第八N型CNFET管的源极、所述的第八P型CNFET管的漏极和所述的第九N型CNFET管的漏极连接，所述的第六P型CNFET管的漏极、所述的第七N型CNFET管的漏极和所述的写位线连接，所述的第六P型CNFET管的栅极、所述的第八N型CNFET管的栅极和所述的反相写字线连接，所述的第七P型CNFET管的栅极、所述的第七N型CNFET管的栅极和所述的写字线连接，所述的第八P型CNFET管的源极、所述的第九N型CNFET管的源极和所述的读位线连接，所述的第八P型CNFET管的栅极和所述的反相读字线连接，所述的第九N型CNFET管的栅极和所述的读字线连接，所述的第一N型CNFET管的源极、所述的第二N型CNFET管的源极、所述的第三N型CNFET管的源极、所述的第四N型CNFET管的源极和所述的第六N型CNFET管的源极均接地。与现有技术相比，本专利技术的优点在于通过第一P型CNFET管、第二P型CNFET管、第三P型CNFET管、第四P型CNFET管、第五P型CNFET管、第六P型CNFET管、第七P型CNFET管、第八P型CNFET管、第一N型CNFET管、第二N型CNFET管、第三N型CNFET管、第四N型CNFET管、第五N型CNFET管、第六N型CNFET管、第七N型CNFET管、第八N型CNFET管、第九N型CNFET管、写位线、读位线、写字线、反相写字线、读字线和反相读字线构建三值静态存储器，第六P型CNFET管和第七N型CNFET管构成第一写传输门，第八P型CNFET管和第九N型CNFET管构成第一读传输门，第七P型CNFET管和第八N型CNFET管构成第一反馈控制传输门，第一P型CNFET管和第一N型CNFET管构成第一文字0运算电路，第二P型CNFET管和第二N型CNFET管构成第一文字2非运算电路，第一P型CNFET管、第三P型CNFET管、第四P型CNFET管、第一N型CNFET管、第三N型CNFET管和第四N型CNFET管构成第一文字1运算电路；三值静态存储器在输出逻辑值“0”、“1”、“2”时均采用独立电源供电，电路输入为逻辑值“0”时，第一文字0运算电路输出逻辑值“2”，第一文字2非运算电路输出逻辑值“2”，第一文字1运算电路输出逻辑值“0”，此时第六N型CNFET管导通输出逻辑值“0”，第五N型CNFET管和第五P型CNFET管均不导通；电路输入为逻辑值“1”时，第一文字0运算电路输出逻辑值“0”，第一文字2非运算电路输出逻辑值“2”，第一文字1运算电路输出逻辑值“2”，此时第五N型CNFET管导通输出逻辑值“1”，第六N型CNFET管和第五P型CNFET管均不导通；电路输入为逻辑值“2”时，第一文字0运算电路输出逻辑值“0”，第一文字2非运本文档来自技高网...

【技术保护点】
一种利用文字运算电路和CNFET的三值静态存储器，其特征在于包括第一P型CNFET管、第二P型CNFET管、第三P型CNFET管、第四P型CNFET管、第五P型CNFET管、第六P型CNFET管、第七P型CNFET管、第八P型CNFET管、第一N型CNFET管、第二N型CNFET管、第三N型CNFET管、第四N型CNFET管、第五N型CNFET管、第六N型CNFET管、第七N型CNFET管、第八N型CNFET管、第九N型CNFET管、写位线、读位线、写字线、反相写字线、读字线和反相读字线；所述的第一P型CNFET管的源极、所述的第二P型CNFET管的源极、所述的第三P型CNFET管的源极和所述的第五P型CNFET管的源极均接入第一电源；所述的第五N型CNFET管的漏极接入第二电源，所述的第二电源的幅值电平是所述的第一电源的一半，所述的第一P型CNFET管的栅极、所述的第一N型CNFET管的栅极、所述的第二P型CNFET管的栅极、所述的第二N型CNFET管的栅极、所述的第四P型CNFET管的栅极、所述的第四N型CNFET管的栅极、所述的第六P型CNFET管的源极、所述的第七N型CNFET管的源极、所述的第七P型CNFET管的漏极和所述的第八N型CNFET管的漏极连接，所述的第一P型CNFET管的漏极、所述的第一N型CNFET管的漏极、所述的第三P型CNFET管的栅极、所述的第三N型CNFET管的栅极和所述的第六N型CNFET管的栅极连接，所述的第二P型CNFET管的漏极、所述的第二N型CNFET管的漏极和所述的第五P型CNFET管的栅极连接，所述的第三P型CNFET管的漏极和所述的第四P型CNFET管的源极连接，所述的第四P型CNFET管的漏极、所述的第三N型CNFET管的漏极、所述的第四N型CNFET管的漏极与所述的第五N型CNFET管的栅极连接，所述的第五P型CNFET管的漏极、所述的第五N型CNFET管的源极、所述的第六N型CNFET管的漏极、所述的第七P型CNFET管的源极、所述的第八N型CNFET管的源极、所述的第八P型CNFET管的漏极和所述的第九N型CNFET管的漏极连接，所述的第六P型CNFET管的漏极、所述的第七N型CNFET管的漏极和所述的写位线连接，所述的第六P型CNFET管的栅极、所述的第八N型CNFET管的栅极和所述的反相写字线连接，所述的第七P型CNFET管的栅极、所述的第七N型CNFET管的栅极和所述的写字线连接，所述的第八P型CNFET管的源极、所述的第九N型CNFET管的源极和所述的读位线连接，所述的第八P型CNFET管的栅极和所述的反相读字线连接，所述的第九N型CNFET管的栅极和所述的读字线连接，所述的第一N型CNFET管的源极、所述的第二N型CNFET管的源极、所述的第三N型CNFET管的源极、所述的第四N型CNFET管的源极和所述的第六N型CNFET管的源极均接地。...

【技术特征摘要】
1.一种利用文字运算电路和CNFET的三值静态存储器，其特征在于包括第一P型CNFET管、第二P型CNFET管、第三P型CNFET管、第四P型CNFET管、第五P型CNFET管、第六P型CNFET管、第七P型CNFET管、第八P型CNFET管、第一N型CNFET管、第二N型CNFET管、第三N型CNFET管、第四N型CNFET管、第五N型CNFET管、第六N型CNFET管、第七N型CNFET管、第八N型CNFET管、第九N型CNFET管、写位线、读位线、写字线、反相写字线、读字线和反相读字线；所述的第一P型CNFET管的源极、所述的第二P型CNFET管的源极、所述的第三P型CNFET管的源极和所述的第五P型CNFET管的源极均接入第一电源；所述的第五N型CNFET管的漏极接入第二电源，所述的第二电源的幅值电平是所述的第一电源的一半，所述的第一P型CNFET管的栅极、所述的第一N型CNFET管的栅极、所述的第二P型CNFET管的栅极、所述的第二N型CNFET管的栅极、所述的第四P型CNFET管的栅极、所述的第四N型CNFET管的栅极、所述的第六P型CNFET管的源极、所述的第七N型CNFET管的源极、所述的第七P型CNFET管的漏极和所述的第八N型CNFET管的漏极连接，所述的第一P型CNFET管的漏极、所述的第一N型CNFET管的漏极、所述的第三P型CNFET管的栅极、所述的第三N型CNFET管的栅极和所述...

【专利技术属性】
技术研发人员：汪鹏君，康耀鹏，李刚，张跃军，
申请(专利权)人：宁波大学，
类型：发明
国别省市：浙江,33