半导体器件及其制造方法技术

本发明专利技术公开了一种半导体器件制造方法，包括：在衬底上形成栅极沟槽；在栅极沟槽中依次形成栅极绝缘层、栅极导电层；在栅极导电层上形成氮化钨材质的阻挡层；采用ALD法，在阻挡层上形成金属钨层。依照本发明专利技术的半导体器件及其制造方法，在ALD法沉积W之前形成WN的阻挡层，防止了硼向下扩散至金属栅极以及高k材料，提升了器件的可靠性，此外还进一步降低了栅极电阻。

【技术实现步骤摘要】
半导体器件及其制造方法
本专利技术涉及一种半导体器件及其制造方法，特别是涉及一种能有效防止后栅工艺的金属栅极中硼扩散的半导体器件及其制造方法。
技术介绍
MOSFET器件等比例缩减至45nm之后，器件需要高介电常数(高k)作为栅极绝缘层以及金属作为栅极导电层的堆叠结构以抑制由于多晶硅栅极耗尽问题带来的高栅极泄漏以及栅极电容减小。后栅工艺目前广泛应用于先进IC制造，其通常是先去除假栅极，随后在留下的栅极沟槽中填充高k/金属栅(HK/MG)膜层的堆叠。HK和MK膜层的堆叠类型和厚度对于器件参数的确定是重要的，诸如阈值电压(Vt)、等效栅氧厚度(EOT)、平带电压(Vfb)，此外对于高深宽比(AR)结构孔隙填充率也有影响。现有技术中金属栅(MG)顶部通常是CVD、PVD等常规方法制备的AL、Mo等金属，然而其台阶覆盖性能较差，而且后续的CMP工艺较难控制对于小尺寸器件的超薄金属层厚度而言，CVD、PVD法制备的MG质量较差，无法适用于40nm以下的工艺。由于原子层沉积(ALD)具有基于化学吸收的表面限制反应，业界新近开始采用ALD方法来制备金属栅薄膜。ALD工艺过程并不取决于质量传输现象，并且应当提供固有的单层沉积以及在高深宽比(AR)缝隙中具有100％的台阶覆盖率。在现有的利用ALD法制备HK/MG堆叠的工艺中，通常采用ALD法来制备位于MG之上的用作栅极填充层或电阻调节层的金属钨(W)层，由此提供具有良好台阶覆盖率和缝隙填充能力的共形成核层，使得能良好填充W以使其适用于40nm甚至更小尺寸的后栅器件。作为ALD法制备W而言，现有技术可以采用硅烷(SiH4)或者硼烷(B2H6)与WF6来作为前驱物，并且为了降低电阻率、提高缝隙填充能力以及台阶覆盖率，优选采用硼烷(B2H6)与WF6。然而，当采用硼烷作为前驱物之一时，现有的栅极堆叠中的较薄的(例如约3nm厚)阻挡层，例如Ti、Ta、TiN、TaN无法有效阻挡硼(B)扩散进入金属栅极以及高k材料的栅极绝缘层中，将极大影响器件的性能。例如采用X射线光电子能谱分析(XPS)测定ALD法制备的W膜中各元素含量，可以得知含有17.2％的B，势必改变器件的预设性能。然而若增加阻挡层的厚度，则后续金属沉积时缝隙填充率将明显降低，可能形成孔洞。
技术实现思路
因此，本专利技术的目的在于克服上述困难，提供一种能有效防止后栅工艺的金属栅极中硼扩散的半导体器件及其制造方法。本专利技术提供了一种半导体器件制造方法，包括：在衬底上形成栅极沟槽；在栅极沟槽中依次形成栅极绝缘层、栅极导电层；在栅极导电层上形成氮化钨材质的阻挡层；采用ALD法，在阻挡层上形成金属钨层。其中，形成栅极沟槽的步骤具体包括：在衬底上形成伪栅极堆叠结构；在衬底中伪栅极堆叠结构两侧形成源漏区，并且在衬底上伪栅极堆叠结构两侧形成栅极侧墙；在衬底上形成层间介质层；去除伪栅极堆叠结构，在层间介质层中留下栅极沟槽。其中，去除伪栅极堆叠结构之前，还进一步包括形成应力衬层，覆盖源漏区、栅极侧墙、伪栅极堆叠结构，其材质为氮化硅、DLC及其组合。其中，形成栅极绝缘层之前还包括在栅极沟槽底部的衬底上形成界面层。其中，在含有10ppm臭氧的去离子水中浸泡20s，以形成氧化物的界面层。其中，栅极绝缘层为CVD、PVD、ALD法制备的高k材料，并且执行沉积后退火；栅极导电层为CVD、PVD、ALD法制备的金属，包括Al、Ti、TiAl、TiN及其组合。其中，在栅极绝缘层和栅极导电层之间还形成盖帽层，其材质包括Ti、Ta、TiN、TaN、WN及其组合。其中，ALD法制备金属钨层的步骤中，前驱物为B2H6与WF6。其中，采用ALD或者PVD方法制备氮化钨的阻挡层。本专利技术还提供了一种半导体器件，包括衬底上的栅极堆叠结构、栅极堆叠结构两侧衬底中的源漏区、栅极堆叠结构两侧衬底上的栅极侧墙，其特征在于：栅极堆叠结构依次包括高k的栅极绝缘层、栅极导电层、阻挡层以及金属钨层，其中金属钨层采用ALD法制备，阻挡层材质为氮化钨。其中，栅极绝缘层与衬底之间还包括界面层，其材质为氧化物。其中，栅极绝缘层和栅极导电层之间还包括盖帽层，其材质包括Ti、Ta、TiN、TaN、WN及其组合。其中，栅极侧墙和/或源漏区上还包括应力衬层，其材质为氮化硅、DLC及其组合。其中，栅极绝缘层为高k材料；栅极导电层包括Al、Ti、TiAl、TiN及其组合。依照本专利技术的半导体器件及其制造方法，在ALD法沉积W之前形成WN的阻挡层，防止了硼向下扩散至金属栅极以及高k材料，提升了器件的可靠性，此外还进一步降低了栅极电阻。附图说明以下参照附图来详细说明本专利技术的技术方案，其中：图1至图13分别显示了依照本专利技术的半导体器件制作方法各步骤的剖面示意图；以及图14为依照本专利技术的ALD法沉积W的示意图。具体实施方式以下参照附图并结合示意性的实施例来详细说明本专利技术技术方案的特征及其技术效果，公开了能有效防止后栅工艺的金属栅极中硼扩散的半导体器件及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或工艺步骤。这些修饰除非特别说明并非暗示所修饰器件结构或工艺步骤的空间、次序或层级关系。首先，参照图1，形成基础结构，也即在衬底上形成伪栅极堆叠结构、在伪栅极堆叠结构两侧的衬底中形成源漏区、在伪栅极堆叠结构两侧的衬底上形成栅极侧墙。提供衬底1，衬底1可以是体Si、绝缘层上Si(SOI)等常用的半导体硅基衬底，或者体Ge、绝缘体上Ge(GeOI)，也可以是SiGe、GaAs、GaN、InSb、InAs等化合物半导体衬底，衬底的选择依据其上要制作的具体半导体器件的电学性能需要而设定。在本专利技术中，实施例所举的半导体器件例如为场效应晶体管(MOSFET)，因此从与其他工艺兼容以及成本控制的角度考虑，优选体硅或SOI作为衬底1的材料。优选地，衬底1具有掺杂以形成阱区(未示出)，例如PMOS器件中n衬底中的P-阱区。在衬底1上通过LPCVD、PECVD、HDPCVD、RTO等常规工艺沉积形成衬垫层2，其材质包括氮化物(例如Si3N4或SiNx，其中x为1～2)、氧化物(例如SiO或SiO2)或氮氧化物(例如SiON)，并优选SiO2。衬垫层2用于稍后刻蚀的停止层，以保护衬底1，其厚度依照刻蚀工艺需要而设定。随后在衬垫层2上通过LPCVD、PECVD、HDPCVD、MBE、ALD、蒸发、溅射等常规工艺沉积形成伪栅极层3，其材质包括多晶硅、非晶硅、微晶硅、非晶碳、非晶锗等及其组合，用在后栅工艺中以便控制栅极形状。刻蚀衬垫层2与伪栅极层3，余下的堆叠结构构成伪栅极堆叠结构2/3。以伪栅极堆叠结构2/3为掩模，进行第一次源漏离子注入，在伪栅极堆叠结构两侧的衬底1中形成轻掺杂、浅pn结的源漏扩展区4L(也即LDD结构)。随后在整个器件表面沉积绝缘隔离材料并刻蚀，仅在伪栅极堆叠结构周围的衬底1上形成栅极侧墙5。栅极侧墙5的材质包括氮化物、氧化物、氮氧化物、DLC及其组合，其与衬垫层2和伪栅极层3材质均不同，便于选择性刻蚀。特别地，栅极侧墙5可以包括多层结构(未示出)，例如具有垂直部分以及水平部分的剖面为L形的第一栅极侧墙，以及位于第一栅极侧墙水平部分上的本文档来自技高网...

【技术保护点】
一种半导体器件制造方法，包括：在衬底上形成栅极沟槽；在栅极沟槽中依次形成栅极绝缘层、栅极导电层；在栅极导电层上形成氮化钨材质的阻挡层；在阻挡层上形成薄硅层；采用ALD法，在薄硅层上形成金属钨层。

【技术特征摘要】
1.一种半导体器件制造方法，包括：在衬底上形成栅极沟槽；在栅极沟槽中依次形成栅极绝缘层、栅极导电层；在栅极导电层上形成氮化钨材质的阻挡层；在阻挡层上形成薄硅层；采用ALD法，在薄硅层上形成金属钨层。2.如权利要求1的半导体器件制造方法，其中，形成栅极沟槽的步骤具体包括：在衬底上形成伪栅极堆叠结构；在衬底中伪栅极堆叠结构两侧形成源漏区，并且在衬底上伪栅极堆叠结构两侧形成栅极侧墙；在衬底上形成层间介质层；去除伪栅极堆叠结构，在层间介质层中留下栅极沟槽。3.如权利要求2的半导体器件制造方法，其中，去除伪栅极堆叠结构之前，还进一步包括形成应力衬层，覆盖源漏区、栅极侧墙、伪栅极堆叠结构，其材质为氮化硅、DLC及其组合。4.如权利要求1的半导体器件制造方法，其中，形成栅极绝缘层之前还包括在栅极沟槽底部的衬底上形成界面层。5.如权利要求4的半导体器件制造方法，其中，在含有10ppm臭氧的去离子水中浸泡20s，以形成氧化物的界面层。6.如权利要求1的半导体器件制造方法，其中，栅极绝缘层为CVD、PVD、ALD法制备的高k材料，并且执行沉积后退火；栅极导电层为CVD、PVD、ALD法制备的金属，包括Al、Ti、TiAl、TiN及其组合。7.如权...

【专利技术属性】
技术研发人员：王桂磊，徐强，杨涛，闫江，李俊峰，赵超，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京,11