存储器设备中的自适应纠错制造技术

一些实施例包括装置和方法，其具有用于从存储器单元接收信息的接口，所述存储器单元被配置成具有指示存储在所述存储器单元中的信息的值的多个状态，以及用于监视从所述存储器单元取回的信息中的错误的控制单元。基于所述信息中的错误，控制单元生成控制信息以致使所述存储器单元从所述多个状态中的一个状态改变为一个附加状态。所述附加状态不同于所述多个状态。

【技术实现步骤摘要】
【国外来华专利技术】存储器设备中的自适应纠错优先权要求本国际申请要求2015年6月24日提交的序列号14/748,826的美国专利申请的优先权，其全部内容通过整体引用合并于此。
本文所描述的各实施例涉及电子系统中的存储器。一些实施例涉及存储器设备中的错误检测和纠正。
技术介绍
许多电子设备或系统(诸如计算机、平板、以及蜂窝电话)具有用于存储信息(例如，数据)的存储器。信息可被存储在存储器的各存储器单元中。一些传统存储器可采用各种技术(例如，错误检测和纠正技术)来处理可能发生在从各存储器单元中取回的信息中的错误。与这类技术相关联的因素可涉及开销、功耗、以及收益率。在一些存储器中，处理这类因素可能提出挑战。附图简述图1示出根据本文描述的一些实施例的处理器形式的装置的框图。图2示出根据本文所描述的一些实施例的高速缓冲存储器的框图。图3示出根据本文所描述的一些实施例的存储器设备的框图。图4A到图4E示出根据本文描述的一些实施例的存储器单元以及处于不同状态下的存储器单元的结构的示意图。图5A示出根据本文描述的一些实施例的将信息存储在存储器单元以及从存储器单元中取回信息的示例，其中取回的信息包括与烧坏的存储器单元相关联的位。图5B示出根据本文描述的一些实施例的将信息存储在存储器单元以及从存储器单元中取回信息的另一示例，其中取回的信息包括与烧坏的存储器单元相关联的位。图5C示出根据本文描述的一些实施例的将信息存储在存储器单元以及从存储器单元中取回信息的示例，其中取回的信息包括与烧坏的存储器单元相关联的位以及来自正常存储器单元的错误位。图5D示出根据本文描述的一些实施例的将信息存储在存储器单元以及从存储器单元中取回信息的另一示例，其中取回的信息包括与烧坏的存储器单元相关联的位以及来自正常存储器单元的错误位。图6示出根据本文所描述的一些实施例的存储器设备的一部分的框图。图7A示出根据本文描述的一些实施例当施加到耦合到存储器单元和参考存储器单元的电流路径具有相同值时图6的存储器单元和参考存储器单元的电流和状态之间的关系。图7B示出根据本文描述的一些实施例当施加到耦合到存储器单元和参考存储器单元的电流路径具有不同值时图6的存储器单元和参考存储器单元的电流和状态之间的关系。图8是根据本文描述的一些实施例的在从存储器单元取回信息的操作期间图6的存储器设备的一些信号的时序图。图9示出根据本文所描述的一些实施例的包括读电压控制电路的存储器设备的一部分的框图。图10是根据本文描述的一些实施例的在从存储器单元取回信息的操作期间图6的存储器设备的一些信号的时序图。图11示出根据本文描述的一些实施例的，系统(例如，电子系统)形式的装置的框图。图12是根据本文描述的一些实施例的示出用于监视从存储器单元取回的信息中的错误的方法的流程图。图13是根据本文描述的一些实施例的示出用于确定存储器单元的状态的方法的流程图。图14是根据本文描述的一些实施例的示出用于对从存储器单元取回的信息进行译码的方法的流程图。具体实施方式图1示出根据本文描述的一些实施例的处理器100形式的装置的框图。处理器100可包括通用处理器或专用集成电路(ASIC)。处理器100可以是电子设备或系统(诸如计算机(例如，台式或笔记本计算机)、平板、蜂窝电话、以及其它电子设备或系统)的一部分(例如，被包括在其中)。如图1中所示，处理器100可包括控制块101、寄存器文件102、算术逻辑单元(ALU)103、高速缓冲存储器104、以及存储器(例如，主存储器)105。本领域技术人员将认识到诸如处理器100之类的处理器(例如，中央处理单元(CPU))包括许多附加组件，其中的若干组件在图1中未示出，以便不使本文描述的各实施例变得难以理解。处理器100可被包括在芯片(例如，半导体管芯)中。因此，在图1中示出的布置中，控制块101、寄存器文件102、ALU103、高速缓冲存储器104以及存储器105可位于同一芯片(例如，同一半导体管芯)上(例如，形成在其上或其中)。在一替换实施例中，存储器105可从处理器100中省略。在这一替换实施例中，存储器105可位于与包括处理器100的芯片分开的另一芯片(或位于多个芯片)中。控制块101可被布置(例如，配置)成控制处理器100的操作。例如，控制块101可包括逻辑电路(例如，控制逻辑和指令译码器)以及其它组件以控制处理器100的操作。控制块101可以是处理器100的处理器核(例如，CPU的处理器核)的一部分(例如，被包括在其中)。寄存器文件102可包括可被布置成存储信息(例如，数据、指令代码以及其它信息)的易失性存储器单元(或替代地，包括非易失性存储器单元)。易失性存储器单元的示例包括静态随机存取存储器(SRAM)单元。ALU103可执行处理器100中的算术逻辑功能。存储器105可包括易失性存储器单元、非易失性存储器单元、或两者的组合。易失性存储器单元的示例包括动态随机存取存储器(DRAM)单元和SRAM单元。非易失性存储器单元的示例包括闪存存储器单元或其它类型的存储器单元。高速缓冲存储器104可包括存储器设备110和高速缓冲控制器120。高速缓冲存储器104可从处理器100的其它组件接收数据或向它们提供数据。路径111上的数据D可表示高速缓冲存储器104(例如，在写操作期间)接收的数据(例如，输入数据)或者高速缓冲存储器104(例如，在读操作期间)提供的数据(例如，输出数据)。路径111可包括耦合在高速缓冲存储器104和处理器100的其它组件中的至少一个(例如，控制块101)之间的总线或总线的一部分(例如，半导体管芯上的导线)。在写操作期间，高速缓冲控制器120可接收要存储在存储器设备110中的数据D(例如，由控制块101提供给它的数据)。数据D可包括用户数据或用在处理器100中使用的其它类型的数据。在将数据D存储在存储器设备110中之前，高速缓冲控制器120可执行编码操作以用纠错码(ECC)来对数据D进行编码。在编码操作之后，高速缓冲控制器120可将数据D和ECC两者提供给存储器设备110以(例如，在写操作期间)存储在存储器设备110的存储器单元(未示出)中。在读操作期间，当从存储器设备110中取回(例如，读取)信息时，ECC可允许高速缓冲控制器120纠正可能发生在信息中的错误。高速缓冲控制器120可对从存储器设备110的存储器单元中取回的信息(例如，数据及其相关联的ECC)执行译码操作。译码操作可检测可能发生在取回的信息中的错误。高速缓冲控制器120可纠正信息中的任何错误并且将数据D提供给处理器100的其它组件(例如，提供给控制块101)。存储器设备110可包括一种类型的存储器设备(例如，STT型)，这类存储器设备在特定规模大小下具有相对高的故障(例如，保留故障)率。为了解决诸如保留故障之类的故障，存储器设备110中的高速缓冲线可采用ECC来保护，并且存储器设备110可被频繁地擦洗以避免错误累积。在存储器设备110中，存储器单元阵列中仅有相对小的一部分存储器单元可能会具有保留故障(例如，具有低的保留时间)。然而，在一些情况下，标识这样的存储器单元可能是困难的。因此，为了获取相对更高的收益率，存储器设备110中的阵列的擦洗率可由具有最低保留时间的存储器单元本文档来自技高网...

【技术保护点】
一种装置，包括：用于从各存储器单元接收信息的接口，所述各存储器单元被配置成具有指示存储在所述存储器单元中的信息的值的多个状态；以及控制单元，用于监视从所述存储器单元取回的信息中的错误，并基于所述信息中的错误生成控制信息以致使所述各存储器单元中的一个存储器单元从所述多个状态中的一个状态改变为一个附加状态，所述附加状态不同于所述多个状态。

【技术特征摘要】
【国外来华专利技术】2015.06.24 US 14/748,8261.一种装置，包括：用于从各存储器单元接收信息的接口，所述各存储器单元被配置成具有指示存储在所述存储器单元中的信息的值的多个状态；以及控制单元，用于监视从所述存储器单元取回的信息中的错误，并基于所述信息中的错误生成控制信息以致使所述各存储器单元中的一个存储器单元从所述多个状态中的一个状态改变为一个附加状态，所述附加状态不同于所述多个状态。2.如权利要求1所述的装置，其特征在于，所述附加状态是不可撤销的状态，所述不可撤销的状态是在所述存储器单元被存取时可标识的状态。3.如权利要求1所述的装置，其特征在于，所述附加状态不被配置成指示所述存储器单元中存储的信息的值。4.如权利要求1所述的装置，其特征在于，所述控制单元被配置成在所述存储器单元从所述多个状态中的一个状态改变为所述附加状态之后提供要被存储在所述存储器单元中的信息，并且所述存储器单元在所述信息被存储在所述存储器单元中之后保持在所述附加状态。5.如权利要求1-4中的任意一项所述的装置，其特征在于，所述控制单元被配置成执行错误检测和纠正操作以确定从所述存储器单元取回的信息的值。6.如权利要求1-4中的任意一项所述的装置，其特征在于，所述存储器单元包括存储器元件，所述存储器元件具有当所述存储器单元处于第一状态中时的第一电阻、当所述存储器单元处于第二状态中时的第二电阻、以及当所述存储器单元处于所述附加状态中时的第三电阻，并且所述第三电阻具有小于所述第一和第二电阻中的每一个的值的值。7.如权利要求1-4中的任意一项所述的装置，其特征在于，所述控制单元被配置成：如果从所述存储器单元取回的信息中的错误的出现次数超过在所述存储器单元从所述多个状态中的一个状态改变为所述附加状态之前的值，则生成所述控制信息。8.如权利要求1-4中的任意一项所述的装置，其特征在于，所述控制单元被配置成：如果从所述存储器单元取回的信息中的错误出现在所述存储器单元从所述多个状态中的一个状态改变为所述附加状态之前的多个读操作中，则生成所述控制信息。9.如权利要求1-4中的任意一项所述的装置，其特征在于，所述控制单元被配置成在所述存储器单元从所述多个状态中的一个状态改变为所述附加状态之后调整与所述存储器单元相关联的擦洗率。10.如权利要求1-4中的任意一项所述的装置，其特征在于，所述存储器单元和所述控制单元被包括在高速缓冲存储器中，并且所述高速缓冲存储器不具有备用存储器单元。11.一种装置，包括：用于从各存储器单元接收信息的接口，所述各存储器单元包括被确定为有缺陷的存储器单元，所述信息包括存储在所述存储器单元中的位；以及控制单元，用于向所述位分派至少一个值，对所述信息执行至少一个错误检测和纠正操作，以及基于所述至少一个错误检测和纠正操作来提供数据。12.如权利要求11所述的设备，其特征在于，所述控制单元被配置成：向所述位分派第一值并执行第一错误检测和纠正操作；如果所述第一错误检测和纠正操作未成功提供所述数据，则向所述位分派第二值，并且在向所述位分派所述第二值之后对所述信息执行第二错误检测和纠正操作；以及基于所述第一和第二错误检测和纠正操作之一来提供所述数据。13.如权利要求12所述的装置，其特征在于，所述第一值包括二进制0，而所述第二值包括二进制1。14.如权利要求12所述的装置，其特征在于，所述第一值包括二进制1，而所述第二值包括二进制0。15.如权利要求11所述的设备，其特征在于，所述控制单元被配置成：向所述位分派第一值，并对所述信息执行第一错误检测和纠正操作；向所述位分派第二值，并对所述信息执行第二错误检测和纠正操作；以及基于所述第一和第二错误检测和纠正操作之一来提供所述数据。16.如权利要求11-15中的任意一项所述的装置，其特征在于，所述控制单元被配置成基于输入数据来生成纠错码，以提供要被存储在所述存储器单元中以及被确定为有缺陷的存储器单元中的信息。17.如权利要求11-15中的任意一项所述的装置，其特征在于，所述控制单元被包括在高速缓冲存储器控制器中。18.如权利要求11-15中的任意一项所述的装置，其特征在于，所述存储器单元包括自旋扭矩传输随机存取存储器(STT-RAM)存储器单元。19.一种装置，包括：被配置成存储信息的第一存储器单元，所述第一存储器单元包括被配置成在第一状态和第二状态之间改变的第一存储器元件，所述第一状态指示存储在所述第一存储器单元中的信息的第一值，所述第二状态指示存储在所述第一存储器单元中的信息的第二值；以及被配置成存储信息的...

【专利技术属性】
技术研发人员：H·纳诶米，W·吴，S·富岛，SL·陆，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US