低密度奇偶校验解码器、包括其的存储设备和方法技术

低密度奇偶校验(LDPC)解码器可以包括可变节点处理单元和校验节点处理单元。校验节点处理单元包括存储校验节点值的存储器元件。存储器元件通过两个或更多个路径互连，并且每个路径可以包括存储器元件的全部或部分循环排列以发送校验节点值。

Low density parity check decoders, including their storage devices and methods

The low density parity check (LDPC) decoder can include a variable node processing unit and a checkout node processing unit. The check node processing unit includes a memory element that stores the checkpoint value of the node. Memory elements are interconnected through two or more paths, and each path can include all or part of the memory elements arranged in a circular way to send check node values.

【技术实现步骤摘要】
低密度奇偶校验解码器、包括其的存储设备和方法对相关申请的交叉引用根据35U.S.C.§119，本美国非临时专利申请要求于2016年7月19日提交的韩国专利申请No.10-2016-0091536的优先权，特此通过引用将其整体并入本文。
本专利技术的原理和构思一般地涉及纠错技术，并且更具体地讲，涉及低密度奇偶校验(LDPC)解码器以及包括该LDPC解码器的存储设备。
技术介绍
由于存储设备通过精密的工艺被制造并且由于存储设备并入多级单元(MLC)用于增加存储设备的集成密度，因而降低了存储设备的可靠性。所述精密工艺致使电路线宽缩短，其导致单元易受单元与单元间的干扰。MLC的使用造成级间的间隔减小，这增大了相邻级之间的重叠区域，从而会降低可靠性。在存储设备本身的错误增多的情况下，应该使用纠错码(ECC)技术以确保并入了一个或多个存储设备的数据存储设备的高水平可靠度。最近几年，已对LDPC解码器进行了诸多研究，以增强NAND闪存设备的读取性能的ECC功能。出于这一目的，当前在闪存设备中使用了这样的LDPC解码器。
技术实现思路
本公开涉及LDPC解码器、包括该LDPC解码器的存储设备、以及用于在包括该LDPC解码器的存储设备中执行读取操作的方法。LDPC解码器包含：可变节点处理单元(VNU)，被配置为接收信道信息和校验节点信息，并且计算可变节点信息；校验节点处理单元(CNU)，被配置为接收可变节点信息，并且计算校验节点信息；以及存储器，被配置为暂时地存储在VNU的操作和CNU的操作期间生成的数据。CNU包括存储相应校验节点值的多个存储器元件。存储器元件通过两个或更多个路径互连，每个路径包括存储器元件的全部或部分循环排列以发送校验节点值。存储设备包含：至少一个非易失性存储器(NVM)设备，被配置为存储包括信息和对应于该信息的奇偶性的码字；以及存储器控制器，包括LDPC解码器，所述LDPC解码器被配置为从NVM设备中读取码字并且纠正所读取的码字的错误。LDPC解码器包含：VNU，被配置为接收信道信息和对应于码字的校验节点信息并且更新可变节点信息；以及CNU，被配置为接收可变节点信息并且更新校验节点信息。在LDPC解码器的时钟的每个时钟周期，CNU通过第一存储器元件的第一互连改变存储在CNU的相应的第一存储器元件中的校验节点信息的顺序或位置，或者通过CNU的第二存储器元件的第二互连改变存储在CNU的相应的第二存储器元件中的校验节点信息的顺序或位置。所述方法包含下列步骤：在存储设备中执行硬判决存储器感测；将所读取的数据从存储设备的非易失性存储器(NVM)设备发送到存储设备的存储器控制器的纠错电路；在纠错电路的低密度奇偶校验(LDPC)解码器中，使用LDPC解码对所读取的数据做出硬判决；在LDPC解码器中，确定是否成功地做出了硬判决；如果确定未成功地做出硬判决，则对所读取的数据执行软判决存储器感测；将所读取的数据从NVM设备发送到存储器控制器的纠错电路；在纠错电路的LDPC解码器中，使用LDPC解码对所读取的数据执行软判决；以及在LDPC解码器中，确定是否成功地做出了软判决。LDPC解码器具有VNU和CNU。CNU包括通过两个或更多个路径互连的多个存储器元件，每个路径包括存储器元件的全部或部分循环排列，以在执行LDPC解码做出硬判决和软判决时发送校验节点值。从以下描述、附图和权利要求中，本专利技术的原理和构思的这些和其它特征与益处将变得显见。附图说明在以下描述中，具体化专利技术原理和构思的代表性实施例将参照附图描述，在所有不同的图中，相同的附图标记指代相同的元件、特征或组件。附图不一定按比例，而将重点放在示出专利技术原理和构思上。在所述附图中：图1示出了根据代表性实施例的LDPC解码器；图2示出了根据代表性实施例的第一排列(τ)，其包括用于支持H矩阵的图1中所示LDPC解码器的CNU的存储设备的互连；图3示出了根据代表性实施例的第二排列(σ)，其包括用于支持H矩阵的图1中所示LDPC解码器的CNU的存储设备的互连；图4示出了根据代表性实施例的将校验节点存储器元件的状态恢复为原始状态所需的排列组合模式的周期(period)和循环(cycle)；图5示出了根据代表性实施例的生成图1中所示LDPC解码器的0循环和130循环中双对角线型H矩阵的过程；图6示出了根据代表性实施例的生成图1中所示LDPC解码器的131循环处的双对角线型H矩阵的过程；图7示出了根据代表性实施例的生成图1中所示LDPC解码器的132循环中的双对角线型H矩阵的过程；图8示出了根据代表性实施例的支持多开销实现的图1中所示LDPC解码器的CNU的存储器元件的附加路径；图9示出了依赖于图8中附加路径的第一附加排列(τ')；图10示出了依赖于图8中附加路径的第二附加排列(σ')；图11示出了根据代表性实施例的支持图1中所示LDPC解码器的多开销实现的H矩阵的排列组合；图12示出了根据代表性实施例的并入了图1中所示LDPC解码器的存储设备；图13示出了表示由图12中所示存储设备执行的读取操作的流程图；以及图14示出了根据代表性实施例的包括使用对象存储装置的服务器的电子系统的框图。具体实施方式提供了根据本专利技术原理和构思的示范性或代表性实施例的低密度奇偶校验(LDPC)解码器，其包括与校验节点处理单元和/或可变节点处理单元的相对应的存储器元件的互连(所述互连还被称为“可变互连”)。可变互连包括至少两条路径，以简化校验节点处理单元和可变节点处理单元之间的互连(该互连也被称为“固定互连”)，并且支持各种H矩阵(或解码矩阵)。在以下详细描述中，出于解释而非限制的目的，阐述了公开具体细节的示范性或代表性实施例，以便提供对本专利技术可被具体化的方式的示例的全面理解。但是，对受益于本公开的本领域普通技术人员将显见的是，脱离本文公开的具体细节的根据本教导的其它实施例仍处于所附权利要求的范围内。而且，可以省略对公知的装置与方法的描述，以便不模糊示例实施例的描述。这样的方法和装置明确地在本教导的范围内。如此处所使用的，术语“一”、“一个”和“该”包括单数和复数提及，除非上下文明确地另有所指。因此，例如，“一设备”包括一个设备和多个设备。相对的术语可被用来描述各种元件的相互关系，如附图中所示。这些相对的术语意图包含除附图中描绘的方向外设备和/或元件的不同方向。应当理解，当元件被称为“连接到”或“耦接到”或“电耦接到”另一元件时，其可直接连接或耦接，或可以存在介入其间的元件。术语“存储器”或“存储设备”，当这些术语在本文使用时，意图表示能够存储用于由一个或多个处理器运行的计算机指令或计算机代码的计算机可读存储介质。术语“计算机代码”，当该术语在本文使用时，意图表示针对由处理器或处理核的运行所设计的软件和/或固件。本文对“存储器”或者“存储设备”的提及应被解释为一个或多个存储器或存储设备。例如，存储器可以是相同计算机系统内的多个存储器。存储器还可以是分布在多个计算机系统或计算设备之中的多个存储器。“处理器”、“处理核”或“处理逻辑”，当这些术语在本文使用时，包含能够运行计算机程序或可执行的计算机指令的电子组件。本文对包含“处理器”的计算机的提及应被解释为具有一个或多个处理器或处理核的计算机。例如，处理本文档来自技高网...

【技术保护点】
低密度奇偶校验(LDPC)解码器，包含：可变节点处理单元(VNU)，被配置为接收信道信息和校验节点信息，并且计算可变节点信息；校验节点处理单元(CNU)，被配置为接收所述可变节点信息，并且计算校验节点信息，其中，CNU包括存储相应校验节点值的多个存储器元件，所述存储器元件通过两个或更多个路径互连，每个路径包括存储器元件的全部或部分循环排列以发送校验节点值；以及存储器，被配置为暂时地存储在VNU的操作和CNU的操作期间生成的数据。

【技术特征摘要】
2016.07.19 KR 10-2016-00915361.低密度奇偶校验(LDPC)解码器，包含：可变节点处理单元(VNU)，被配置为接收信道信息和校验节点信息，并且计算可变节点信息；校验节点处理单元(CNU)，被配置为接收所述可变节点信息，并且计算校验节点信息，其中，CNU包括存储相应校验节点值的多个存储器元件，所述存储器元件通过两个或更多个路径互连，每个路径包括存储器元件的全部或部分循环排列以发送校验节点值；以及存储器，被配置为暂时地存储在VNU的操作和CNU的操作期间生成的数据。2.根据权利要求1所述的LDPC解码器，其中，所述存储器元件互连，以向第一排列和第二排列中的一个发送所述校验节点值，所述第一排列是全部循环排列，并且所述第二排列是部分循环排列。3.根据权利要求1所述的LDPC解码器，其中，所述信道信息包括针对码字的信道对数似然比(LLR)。4.根据权利要求1所述的LDPC解码器，其中，所述CNU包括多个校验节点，并且所述VNU包括多个可变节点，并且其中，少于所有的所述多个校验节点与VNU的可变节点互连。5.根据权利要求1所述的LDPC解码器，其中，所述可变节点信息包括从VNU的可变节点向CNU的校验节点发送的可变-至-校验(V2C)消息。6.根据权利要求1所述的LDPC解码器，其中，所述校验节点信息包括从CNU的校验节点向VNU的可变节点发送的校验-至-可变(C2V)消息。7.根据权利要求6所述的LDPC解码器，其中，所述校验节点信息包括存储在存储器元件中的V2C消息中的第一最小值、V2C消息中的第二最小值、以及第一最小值的位置信息。8.根据权利要求1所述的LDPC解码器，其中，在LDPC解码器的时钟的每个时钟周期，选择通过所述两个或更多个路径中的一个的存储器元件的互连。9.根据权利要求8所述的LDPC解码器，其中，在对应于奇偶性的时钟的时钟周期，按双对角线形式选择通过所述两个或更多个路径中的一个的存储器元件的互连。10.根据权利要求1所述的LDPC解码器，其中，每个存储器元件包括寄存器。11.根据权利要求1所述的LDPC解码器，其中，所述存储器元件互连，以向包括少于所有存储器元件的全部循环排列的附加排列发送所述校验节点值。12.存储设备，包含：至少一个非易失性存储器(NVM)设备，被配置为存储包括信息和对应于所述信息的奇偶性的码字；以及存储器控制器，包括低密度奇偶校验(LDPC)解码器，所述LDPC解码器被配置为从所...

【专利技术属性】
技术研发人员：金志烨，申东旻，慎钒揆，孔骏镇，孙弘乐，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR