一种基于多路锁存的抗辐射锁存器电路制造技术

本发明专利技术公开了一种基于多路锁存的抗辐射锁存器电路，该抗辐射锁存器电路是由时钟产生电路、D输入滤波电路、多路锁存电路、C单元电路和表决电路组成；所述C单元电路有三路相同电路组成；外部的时钟信号CK经时钟产生电路生成时钟信号和外部数据信号D经D输入滤波电路生成数据信号经多路锁存电路和C单元电路后，输出的数据信号经表决电路输出整个触发器的输出信号Q。本发明专利技术的技术方案采用多路锁存技术，能使锁存器输出信号的翻转概率大幅下降，同时减少了触发器的版图面积，降低了功耗，大幅提高了电路的抗SET能力。

An anti radiation latch circuit based on multichannel latch

The invention discloses a radiation resistant latch circuit latches based on the anti radiation latch circuit is composed of a clock generating circuit, D filter circuit, a latch circuit, C circuit and voting circuit; the C unit circuit has three same circuit; clock signal CK the external clock generating circuit generates a clock signal and data signal by D D external input filter circuit generates a data signal via a latch circuit and C circuit, the output signal of Q data signal output by the trigger output voting circuit. The technical scheme of the invention adopts multi-channel latch technology, which can greatly reduce the turning probability of the output signal of the latch, while reducing the area of the trigger, reducing the power consumption, and greatly improving the anti SET capability of the circuit.

【技术实现步骤摘要】
一种基于多路锁存的抗辐射锁存器电路
本专利技术涉及抗辐射电路的设计，具体是涉及单粒子翻转的一种基于多路锁存的抗辐射锁存器电路。
技术介绍
随着集成电路制造工艺的进步、器件尺寸的缩小和工作速度的提升,辐射对电路的影响也变得越来越严重。辐射对数字电路的主要影响体现为单粒子效应(SingleEventEffect,SEE)和总剂量效应(TotalIonizingDose,TID),随着深亚微米MOS器件成为主流,尤其是MOS电路的工艺节点达到65nm以下时，单粒子效应已经成为影响MOS器件最主要的辐射效应。单粒子效应主要分为单粒子瞬态(SingleEventTransient,SET)和单粒子翻转(SingleEventUpset,SEU)。在辐射环境下，MOS集成电路被高能的带电粒子轰击。当带电粒子轰击到原本截止的MOS管漏区时，由于高能带电粒子的能量传递，短时间内会产生大量可以自由移动的载流子，即空穴和电子，从而使原本截止的MOS管导通，从而改变器件的输出电平。由于高能粒子产生的载流子随时间推移会很快复合或泄放并回到轰击前的载流子浓度状态，因此被击中的MOS管会有一个从截止到导通到再截止的过程，反映在MOS管输出上，就会产生一个正脉冲或负脉冲的波形。这种瞬态的脉冲效应称作单粒子瞬态。对于组合逻辑电路来说，单粒子瞬态效应会影响电路的输出。而在时序电路中，当单粒子瞬态产生的正脉冲或负脉冲被触发器或其他存储电路接收，或者电路的存储部分直接被高能粒子击中而产生翻转，由于电路的记忆功能，使得这种翻转无法恢复，从而使整个电路的输出产生错误，这种效应称作单粒子翻转。无论是单粒子瞬态效应还是单粒子翻转效应都会影响电路的正常工作，因此有必要对辐射环境下工作的MOS集成电路进行加固（RadiationHarden）。目前对时序电路的加固方案主要包括系统级加固、电路级加固和版图级加固，或是采用SOI等工艺进行加固。而针对时序电路中的触发器进行电路级加固，目前主要采用三模冗余(TripleModularRedundancy，TMR)和双互锁存结构(DualInterlockedStorageCell，DICE)技术进行加固。TMR加固技术的主要原理是将触发器复制三份，将三个触发器电路的输出经过表决电路形成一个最终输出，由于表决电路具有三选二的功能。因此，即便有一路触发器产生翻转，也不会影响整个电路的输出。而DICE加固技术的原理是在触发器中加入一个双互锁存结构，在双互锁存结构中有一对敏感节点，触发器整体的输出取决于这一对敏感节点的电平。在没有辐照的情况下，这一对敏感节点的电平是一致的。而当收到辐照时，一对敏感节点中的一个节点受到高能粒子的作用而产生翻转时电路的输出能够维持不变，同时在另一个敏感节点的作用下，翻转的节点会迅速恢复到正常状态，从而使整个电路保持稳定，不受辐照的影响。但TMR电路加固技术和DICE电路加固技术的主要缺点是可靠性不够高，假设没有采用电路级加固技术的触发器的翻转概率为，在不考虑敏感节点相关性和节点对注入电荷耐受差异的前提下，采用TMR加固后，触发器输出的翻转概率下降至，而采用DICE加固技术的触发器翻转概率为。因此，为了保证电路的长时间正常工作，一般会采用电路级的DICE加固和系统级的三模冗余加固结合的办法，而采用这种方法必然会带来电路面积和功耗的成倍上升，同时还会使得电路的时序性能恶化，工作频率下降。
技术实现思路
本专利技术的目的在于提供一种基于多路锁存的抗辐射锁存器电路，该抗辐射锁存器电路克服了现有技术的不足，采用了多路锁存技术，能使锁存器输出信号的翻转概率大幅下降，同时减少了触发器的版图面积，降低了功耗，大幅提高了电路的抗SET能力。为达到上述目的，本专利技术解决其技术问题所采用的技术方案是：一种基于多路锁存的抗辐射锁存器电路，包括时钟产生电路、D输入滤波电路、C单元电路和表决电路，所述C单元电路由三路相同的电路组成；其特征是：该抗辐射锁存器电路还包括多路锁存电路；外部的时钟信号CK经时钟产生电路生成三路同相时钟信号bclk1、bclk2和bclk3以及三路反相时钟信号nclk1、nclk2和nclk3；外部数据信号D经D输入滤波电路生成三路数据信号D1、D2和D3；三路同相时钟信号bclk1、bclk2和bclk3、三路反相时钟信号nclk1、nclk2和nclk3以及三路数据信号D1、D2和D3输入到多路锁存电路，经多路锁存电路后输出三路数据信号T1、T2和T3；多路锁存电路输出的两路数据信号T1和T2、T1和T3、T2和T3分别输入到三路C单元电路，并由三路C单元电路分别产生数据信号Q3、Q2和Q1，数据信号Q1、Q2和Q3输入到表决电路输出整个触发器的输出信号Q；所述多路锁存电路是由6个PMOS管PM1、PM2、PM3、PM4、PM5、PM6和6个NMOS管NM1、NM2、NM3、NM4、NM5、NM6以及6个传输门TM1、TM2、TM3、TM4、TM5、TM6组成；所述传输门TM1、TM2、TM3的同相控制端分别与时钟产生电路生成的反相时钟信号nclk1、nclk2、nclk3的信号输出端连接，反相控制端分别与时钟产生电路生成的同相时钟信号bclk1、bclk2、bclk3的信号输出端连接；所述传输门TM4、TM5、TM6的同相控制端分别与时钟产生电路生成的同相时钟信号bclk1、bclk2、bclk3的信号输出端连接，反相控制端分别与时钟产生电路生成的反相时钟信号nclk1、nclk2、nclk3的信号输出端连接；所述传输门TM1的左侧双向数据端口与D输入滤波电路的数据信号D1的信号输出端连接，其右侧双向数据端口分别与TM4的右侧双向数据端口和NM6的栅极连接；传输门TM2的左侧双向数据端口与D输入滤波电路的数据信号D2的信号输出端连接，其右侧双向数据端口分别与TM5的右侧双向数据端口和NM2的栅极连接；传输门TM3的左侧双向数据端口分别与D输入滤波电路的数据信号D3的信号输出端连接，其右侧双向数据端口分别与TM6的右侧双向数据端口和NM4的栅极连接；所述传输门TM4的左侧双向数据端口分别与PM1和NM1的漏级相连；所述传输门TM5的左侧双向数据端口分别与PM3和NM3的漏级相连；所述传输门TM6的左侧双向数据端口分别与PM5和NM5的漏级相连；所述传输门TM1、TM2、TM3分别由D输入滤波电路的三组数据信号D1、D2、D3控制，当数据信号有效，nclki=1且bclki=0时，三组数据信号D1、D2和D3传送到多路锁存电路中保存起来，当nclki=0且bclki=1时，多路锁存电路中的锁存信号反相传递到T1、T2和T3三个节点输入到三个C单元电路中；所述PM1的栅极分别与PM6和NM6的漏极以及NM5的栅极相连，PM1的源极外接电源，漏极与NM1的漏极相接，PM6和NM6的漏极输出数据信号T3；所述PM2的栅极与传输门TM4的右侧双向数据端口相连，PM2的源极外接电源，漏极分别与NM1的栅极和NM2的漏极相接；所述PM3的栅极与PM2的漏极相连，所述PM3的栅极分别与PM2和NM2的漏极以及NM1的栅极相连，PM3的源极外接电源，漏极与NM3的漏极相接，PM2和NM2的漏极输出数据信本文档来自技高网...

【技术保护点】
一种基于多路锁存的抗辐射锁存器电路，包括时钟产生电路、D输入滤波电路、C单元电路和表决电路，所述C单元电路由三路相同的电路组成；其特征是：该抗辐射锁存器电路还包括多路锁存电路；外部的时钟信号CK经时钟产生电路生成三路同相时钟信号bclk1、bclk2和bclk3以及三路反相时钟信号nclk1、nclk2和nclk3；外部数据信号D经D输入滤波电路生成三路数据信号D1、D2和D3；三路同相时钟信号bclk1、bclk2和bclk3、三路反相时钟信号nclk1、nclk2和nclk3以及三路数据信号D1、D2和D3输入到多路锁存电路，经多路锁存电路后输出三路数据信号T1、T2和T3；多路锁存电路输出的两路数据信号T1和T2、T1和T3、T2和T3分别输入到三路C单元电路，并由三路C单元电路分别产生数据信号Q3、Q2和Q1，数据信号Q1、Q2和Q3输入到表决电路输出整个触发器的输出信号Q；所述多路锁存电路是由6个PMOS管PM1、PM2、PM3、PM4、PM5、PM6和6个NMOS管NM1 、NM2、NM3、NM4、NM5、NM6以及6个传输门TM1、TM2、TM3、 TM4、TM5、TM6组成；所述传输门TM1、TM2、TM3的同相控制端分别与时钟产生电路生成的反相时钟信号nclk1、nclk2、nclk3的信号输出端连接，反相控制端分别与时钟产生电路生成的同相时钟信号bclk1、 bclk2 、bclk3的信号输出端连接；所述传输门TM4、TM5、TM6的同相控制端分别与时钟产生电路生成的同相时钟信号bclk1、 bclk2 、bclk3的信号输出端连接，反相控制端分别与时钟产生电路生成的反相时钟信号nclk1、nclk2、nclk3的信号输出端连接；所述传输门TM1的左侧双向数据端口与D输入滤波电路的数据信号D1的信号输出端连接，其右侧双向数据端口分别与TM4的右侧双向数据端口和NM6的栅极连接；传输门TM2的左侧双向数据端口与D输入滤波电路的数据信号D2的信号输出端连接，其右侧双向数据端口分别与TM5的右侧双向数据端口和NM2的栅极连接；传输门TM3的左侧双向数据端口分别与D输入滤波电路的数据信号D3的信号输出端连接，其右侧双向数据端口分别与TM6的右侧双向数据端口和NM4的栅极连接；所述传输门TM4的左侧双向数据端口分别与PM1和NM1的漏级相连；所述传输门TM5的左侧双向数据端口分别与PM3和NM3的漏级相连；所述传输门TM6的左侧双向数据端口分别与PM5和NM5的漏级相连；所述传输门TM1、TM2、TM3分别由D输入滤波电路的三组数据信号D1、D2、D3控制，当数据信号有效，nclki=1且bclki=0时，三组数据信号D1、D2和D3传送到多路锁存电路中保存起来，当nclki=0且bclki=1时， 多路锁存电路中的锁存信号反相传递到T1、T2和T3三个节点输入到三个C单元电路中；所述PM1的栅极分别与PM6和NM6的漏极以及NM5的栅极相连，PM1的源极外接电源，漏极与NM1的漏极相接，PM6和NM6的漏极输出数据信号T3；所述PM2的栅极与传输门TM4的右侧双向数据端口相连，PM2的源极外接电源，漏极分别与NM1的栅极和NM2的漏极相接；所述PM3的栅极与PM2的漏极相连，所述PM3的栅极分别与PM2和NM2的漏极以及NM1的栅极相连，PM3的源极外接电源，漏极与NM3的漏极相接，PM2和NM2的漏极输出数据信号T1；所述PM4的栅极与传输门TM5的右侧双向数据端口相连，PM4的源极外接电源，漏极分别与NM3的栅极和NM4的漏极相接；所述PM5的栅极分别与PM4和NM4的漏极以及NM3的栅极相连，PM5的源极外接电源，漏极与NM5的漏极相接，PM4和NM4的漏极输出数据信号T2；所述PM6的栅极与传输门TM6的右侧双向数据端口相连，PM6的源极外接电源，漏极分别与NM5的栅极和NM6的漏极相接；所述NM1、NM2、NM3、NM4、NM5、NM5的源极均接地。...

【技术特征摘要】
1.一种基于多路锁存的抗辐射锁存器电路，包括时钟产生电路、D输入滤波电路、C单元电路和表决电路，所述C单元电路由三路相同的电路组成；其特征是：该抗辐射锁存器电路还包括多路锁存电路；外部的时钟信号CK经时钟产生电路生成三路同相时钟信号bclk1、bclk2和bclk3以及三路反相时钟信号nclk1、nclk2和nclk3；外部数据信号D经D输入滤波电路生成三路数据信号D1、D2和D3；三路同相时钟信号bclk1、bclk2和bclk3、三路反相时钟信号nclk1、nclk2和nclk3以及三路数据信号D1、D2和D3输入到多路锁存电路，经多路锁存电路后输出三路数据信号T1、T2和T3；多路锁存电路输出的两路数据信号T1和T2、T1和T3、T2和T3分别输入到三路C单元电路，并由三路C单元电路分别产生数据信号Q3、Q2和Q1，数据信号Q1、Q2和Q3输入到表决电路输出整个触发器的输出信号Q；所述多路锁存电路是由6个PMOS管PM1、PM2、PM3、PM4、PM5、PM6和6个NMOS管NM1、NM2、NM3、NM4、NM5、NM6以及6个传输门TM1、TM2、TM3、TM4、TM5、TM6组成；所述传输门TM1、TM2、TM3的同相控制端分别与时钟产生电路生成的反相时钟信号nclk1、nclk2、nclk3的信号输出端连接，反相控制端分别与时钟产生电路生成的同相时钟信号bclk1、bclk2、bclk3的信号输出端连接；所述传输门TM4、TM5、TM6的同相控制端分别与时钟产生电路生成的同相时钟信号bclk1、bclk2、bclk3的信号输出端连接，反相控制端分别与时钟产生电路生成的反相时钟信号nclk1、nclk2、nclk3的信号输出端连接；所述传输门TM1的左侧双向数据端口与D输入滤波电路的数据信号D1的信号输出端连接，其右侧双向数据端口分别与TM4的右侧双向数据端口和NM6的栅极连接；传输门TM2的左侧双向数据端口与D输入滤波电...

【专利技术属性】
技术研发人员：丁文祥，潘盼，夏强胜，蔡雪原，黄星，
申请(专利权)人：安庆师范大学，
类型：发明
国别省市：安徽,34