一种基于CPLD/FPGA的时钟分频模块设计方法技术

本发明专利技术公开了一种基于CPLD/FPGA的时钟分频模块设计方法,包括如下步骤：步骤1：将主板上系统时钟作为时钟分频模块的基准输入时钟，输入分频基数N；步骤2：判断分频基数N的奇偶性，选择使用偶数分频模块或基数分频模块进行分频，选定分频模块，关闭另一模块；步骤3：对基准输入时钟采样并分频，得到期望的分频时钟；步骤4：输出时钟。本发明专利技术解决了CPLD/FPGA中例化PLL IP核硬件资源消耗多与奇数分频非50%占空比问题。

【技术实现步骤摘要】
一种基于CPLD/FPGA的时钟分频模块设计方法
本专利技术涉及分频方法
，更具体的说是涉及一种基于CPLD/FPGA的时钟分频模块设计方法。
技术介绍
随着集成电路的发展，对时钟要求越来越高，时钟优劣直接影响整个系统性能，甚至影响系统稳定性。对于高端CPLD/FPGA芯片可通过例化PLLIP核得到期望频率的时钟，但存在硬件资源消耗较多的问题。且对于不同型号的CPLD/FPGA芯片，PLLIP核一般不能移植。因此设计通用、硬件资源消耗少、易于应用的分频器具有重要意义。在现有的设计中，大多数直接例化PLLIP核得到期望分频时钟，这种方式硬件资源消耗较多；有的基于单片机或可编程器件与外围电路构成分频器，但这种设计无法应用于硬件电路，且电路复杂、硬件资源消耗多，不易于广泛应用。服务器等企业为减少成本，应用的CPLD/FPGA芯片资源相对较少，或者不支持相应的PLLIP核，因此无法直接应用集成的PLLIP核。CPLD/FPGA芯片通过计数输出脉冲进行时序控制，这种脉冲占空比不是50%，不能作为逻辑运算时钟，只有当时钟占空比为50%，才能充分提高系统时钟频率，进而提高系统的快速性。基于系本文档来自技高网...

【技术保护点】
一种基于CPLD/FPGA的时钟分频模块设计方法，其特征在于，包括如下步骤：步骤1：将主板上系统时钟作为时钟分频模块的基准输入时钟，输入分频基数N；步骤2：判断分频基数N的奇偶性，选择使用偶数分频模块或基数分频模块进行分频，选定分频模块，关闭另一模块；步骤3：对基准输入时钟采样并分频，得到期望的分频时钟；步骤4：输出时钟。

【技术特征摘要】
1.一种基于CPLD/FPGA的时钟分频模块设计方法，其特征在于，包括如下步骤：步骤1：将主板上系统时钟作为时钟分频模块的基准输入时钟，输入分频基数N；步骤2：判断分频基数N的奇偶性，选择使用偶数分频模块或基数分频模块进行分频，选定分频模块，关闭另一模块；步骤3：对基准输入时钟采样并分频，得到期望的分频时钟；步骤4：输出时钟。2.根据权利要求1所述的基于CPLD/FPGA的时钟分频模块设计方法，其特征在于，采用偶数分频模块进行分频，对基准输入时钟进行模值为N的计数，并在N/2与N计数处，分别翻转分频时钟得到占空比为50%的N分频时钟。3.根据权利要求1所述的基于CPLD/FPGA的时钟分频模块设计方法，其特征在于，采用奇数分频模块进行分频，分别对基准输入时钟的上升沿与下降沿采样，通过两个计数器分别对时钟上升沿与下降沿进行模值为N的计数，并在设定值与N计数处，分别翻转分频时钟得到两个非50%占空比的N分频时钟，然后将两个分频时钟进行逻辑运算得到占空比为50%的分频N时钟。4.根据权利要求3所述的基于CPLD/FPGA的时钟分频模块设计方法，其特征在于，所述的奇数分频模块进行分频，对基准输入时钟上升沿与下降沿进行模值为N的计数，两个计数器对应的子分频时钟分别为初始电平为0的clk_1...

【专利技术属性】
技术研发人员：何业缘，季冬冬，张燕群，
申请(专利权)人：郑州云海信息技术有限公司，
类型：发明
国别省市：河南,41