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本发明公开了一种基于CPLD/FPGA的时钟分频模块设计方法,包括如下步骤：步骤1：将主板上系统时钟作为时钟分频模块的基准输入时钟，输入分频基数N；步骤2：判断分频基数N的奇偶性，选择使用偶数分频模块或基数分频模块进行分频，选定分频模块，关...
该专利属于郑州云海信息技术有限公司所有，仅供学习研究参考，未经过郑州云海信息技术有限公司授权不得商用。

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