一种防止单点失效的双冗余译码驱动电路结构制造技术

本实用新型专利技术一种防止单点失效的双冗余译码驱动电路结构，包括第一PMOS晶体管的衬底与源极相连并连接电源电压，漏极与第二PMOS晶体管源极和衬底相连，栅极与第三分压多晶电阻一端相连；第二PMOS晶体管漏极与输出多晶电阻一端相连并与第四PMOS晶体管漏极相连，栅极与第一分压多晶电阻一端相连；第三PMOS晶体管衬底与源极相连并接电源电压，漏极与第四PMOS晶体管源极和衬底相连，栅极与第四分压多晶电阻一端相连；第四PMOS晶体管漏极经输出多晶电阻接地，栅极与第二分压多晶电阻一端相连；第一分压多晶电阻另一端和第二分压多晶电阻另一端相连，并与译码器B输出端相连；第三分压多晶电阻另一端和第四分压多晶电阻另一端相连，并与译码器A输出端相连。

A dual redundancy decode driver circuit to prevent single point failure

The utility model relates to a single point of failure to prevent double redundant decoding drive circuit structure comprises a substrate, and the source of the first PMOS transistor is connected and connected with the power supply voltage, drain and the second PMOS transistor source connected with a substrate, the gate and the third divider polysilicon resistor is connected with one end; a second PMOS transistor drain and output polycrystalline the resistance is connected with one end and fourth PMOS transistors connected to the drain, the gate and the first divider polysilicon resistor is connected with one end; a third PMOS transistor substrate and connected to the source electrode and connected with the power supply voltage, drain and the fourth PMOS transistor source connected with a substrate, the gate and the fourth divider polysilicon resistor is connected with one end of the fourth PMOS transistor drain; the output of polysilicon resistor grounding grid and second divider polysilicon resistor is connected with one end; the first divider polysilicon resistor and the other end of the second divider polysilicon resistor connected with the other end, and Translation The code device B is connected to the output end; the other end of the third partial pressure polycrystal resistance is connected to the other end of the fourth partial pressure polycrystal resistance and is connected to the decoder's A output end.

【技术实现步骤摘要】
一种防止单点失效的双冗余译码驱动电路结构
本技术涉及集成电路
，具体为一种防止单点失效的双冗余译码驱动电路结构。
技术介绍
目前传统译码驱动电路结构如图1所示。包括4线-16线译码器，译码驱动电路。其中传统输出驱动电路如图2所示。其中Mp1晶体管源极接电源VDD，漏极接Mp2晶体管源端，衬底接电源VDD，栅极接4线-16线译码器的输出；Mp2晶体管衬底接电源VDD，源极接Mp1晶体管漏极，同时为驱动器的输出，并且接电阻Ro一端，栅极接4线-16线译码器的输出；电阻Ro一端接Mp2晶体管的漏极，一端接地。这些技术的引进，在Mp1晶体管漏衬漏电或击穿情况下，防止单点失效引起的输出异常为高电平。但是图2所示的驱动结构，若存在Mp2晶体管栅漏漏电或击穿的情况下，则4线-16线译码器输出高电平引起译码驱动电路输出为高电平，输出异常；如果Mp2晶体管漏衬漏电或击穿的情况下，则Mp2晶体管漏衬底所接的VDD引起译码驱动电路输出为高电平，输出异常；电路正常输出为高电平时，若Mp2晶体管栅漏漏电或击穿，栅极连接的前级CMOS反相器中的NMOS存在漏电或击穿，则输出为中间电平或低电平，输出异常。
技术实现思路
针对现有技术中存在的问题，本技术提供一种防止单点失效的双冗余译码驱动电路结构，在单点失效情况下，防止输出异常为高电平；在前级CMOS反相器中的NMOS存在漏电或击穿情况下，可防止输出异常为中间电平或低电平，提高电路的可靠性。本技术是通过以下技术方案来实现：一种防止单点失效的双冗余译码驱动电路结构，包括四个双冗余输出驱动PMOS晶体管和四个VDD分压多晶电阻，以及一个输出多晶电阻Ro；第一PMOS晶体管Mp1的衬底与源极相连并连接电源电压VDD，漏极与第二PMOS晶体管Mp2源极和衬底相连，栅极与第三分压多晶电阻R3一端相连；第二PMOS晶体管Mp2漏极与输出多晶电阻Ro一端相连并与第四PMOS晶体管Mp4漏极相连，栅极与第一分压多晶电阻R1一端相连；第三PMOS晶体管Mp3衬底与源极相连并接电源电压VDD，漏极与第四PMOS晶体管Mp4源极和衬底相连，栅极与第四分压多晶电阻R4一端相连；第四PMOS晶体管Mp4漏极与输出多晶电阻Ro一端相连，栅极与第二分压多晶电阻R2一端相连；第一分压多晶电阻R1另一端和第二分压多晶电阻R2另一端相连，并与一个4线-16线译码器B输出端YBi相连；第三分压多晶电阻R3另一端和第四分压多晶电阻R4另一端相连，并与一个4线-16线译码器A输出端YAi相连；输出多晶电阻Ro的另一端接地。优选的，第二PMOS晶体管Mp2和第四PMOS晶体管Mp4设置在单独N阱内。优选的，第二PMOS晶体管Mp2和第四PMOS晶体管Mp4的栅极分别串联的第一分压多晶电阻R1和第二分压多晶电阻R2的阻值相等。进一步，第一分压多晶电阻R1与输出多晶电阻Ro的阻值比不小于13.2。优选的，第一PMOS晶体管Mp1和第三PMOS晶体管Mp3的栅极分别串联的第三分压多晶电阻R3和第四分压多晶电阻R4的阻值相等。进一步，第三分压多晶电阻R3的阻值不大于4.8kΩ。优选的，四个双冗余输出驱动PMOS晶体管均采用蛇形结构晶体管。与现有技术相比，本技术具有以下有益的技术效果：本技术一种防止单点失效的双冗余译码驱动电路结构，由两串两并的PMOS晶体管Mp1、Mp2、Mp3、Mp4，输出PMOS晶体管衬底均与其源极相连，Mp2、Mp4管设计在单独N阱内；通过串联PMOS晶体管防止Mp1或Mp3栅漏、漏衬漏电或击穿时输出异常为高电平，通过并联PMOS晶体管防止Mp2或Mp4栅漏漏电或击穿时输出能正常工作，栅串联电阻R1、R2起到Mp2或Mp4栅漏漏电或击穿时限流与分压的作用，确保输出电平正常。从而能够在单点失效的情况下，消除输出PMOS晶体管栅漏漏电或击穿引起的输出异常为高电平问题，消除输出PMOS晶体管漏衬漏电或击穿引起的输出异常为高电平问题，消除输出异常为低电平问题。附图说明图1为现有技术中译码驱动电路结构示意图。图2为现有技术中输出驱动电路示意图。图3为本技术实例中所述的双冗余输出驱动电路示意图。图4为本技术实例中所述的译码驱动电路中当E1、E2为使能端，A0～A3为数据输入端的电路时序示意图。图5为本技术实例中所述的译码驱动电路中当A0～A3为数据设置端口，E1、E2为数据输入端的电路时序示意。具体实施方式下面结合附图对本技术做进一步的详细说明，所述是对本技术的解释而不是限定。本技术构建一种防止单点失效的双冗余译码驱动电路结构，相较传统译码器驱动电路结构，在单点失效情况下，既能防止输出异常为高电平，又有效防止输出异常为低电平，提升芯片的可靠性。能够在单点失效的情况下，消除输出PMOS晶体管栅漏漏电或击穿引起的输出异常为高电平问题，消除输出PMOS晶体管漏衬漏电或击穿引起的输出异常为高电平问题，消除输出异常为低电平问题。本技术一种防止单点失效的双冗余译码驱动电路结构，包括双冗余输出驱动PMOS晶体管(Mp1、Mp2、Mp3、Mp4、)、VDD分压多晶电阻(R1、R2、R3、R4)、输出多晶电阻(Ro)，Mp1管衬底与源极相连并接电源电压VDD，漏极与Mp2管源极和衬底相连，栅极与R3一端相连；Mp2管衬底与源极相连并接Mp1漏极，漏极与Ro一端相连并与Mp4漏极相连；Mp3管衬底与源极相连并接电源电压VDD、漏极与Mp4管源极和衬底相连，栅极与R4一端相连；Mp4管衬底与源极相连并接Mp3漏极，漏极与Ro一端相连并与Mp2漏极相连。R1一端与Mp2栅极相连，另一端与一个4线-16线译码器B输出端YBi相连；R2一端与Mp4栅极相连，另一端与一个4线-16线译码器B输出端YBi相连；R3一端与Mp1栅极相连，另一端与一个4线-16线译码器A输出端YAi相连；R4一端与Mp3栅极相连，另一端与一个4线-16线译码器A输出端YAi相连。本技术一种防止单点失效的双冗余译码驱动电路结构，相较于传统译码驱动电路，在单点失效情况下，既能防止输出异常为高电平，又有效防止输出异常为低电平，提升芯片的可靠性。首先，说明本技术所提供的译码驱动电路结构和应用条件：(一)单元结构如图3所示，该电路由两串两并的PMOS晶体管Mp1、Mp2、Mp3、Mp4，输出PMOS晶体管衬底均与其源极相连，Mp2、Mp4管设计在单独N阱内，Mp2、Mp4管栅串联一多晶电阻R1、R2，R1＝R2＝(310±50)kΩ，Mp1、Mp3管栅串联一多晶电阻R3、R4，R3＝R4＝(3.6±1.2)kΩ，PMOS晶体管Mp2、Mp4漏极对地接多晶电阻Ro，Ro＝(24±5)kΩ。串联PMOS晶体管防止Mp1或Mp3栅漏、漏衬漏电或击穿时输出异常为高电平，并联PMOS晶体管防止Mp2或Mp4栅漏漏电或击穿时输出能正常工作，栅串联电阻R1、R2起到Mp2或Mp4栅漏漏电或击穿时限流与分压的作用，确保输出电平正常。其中PMOS晶体管Mp1、Mp2、Mp3、Mp4为蛇形结构，宽长比为1500μm:8μm，R1＝R2＝(310±50)kΩ，R3＝R4＝(3.6±1.2)kΩ，Ro＝(24±5)kΩ。(二)应用条本文档来自技高网...

【技术保护点】
一种防止单点失效的双冗余译码驱动电路结构，其特征在于，包括四个双冗余输出驱动PMOS晶体管和四个VDD分压多晶电阻，以及一个输出多晶电阻Ro；第一PMOS晶体管Mp1的衬底与源极相连并连接电源电压VDD，漏极与第二PMOS晶体管Mp2源极和衬底相连，栅极与第三分压多晶电阻R3一端相连；第二PMOS晶体管Mp2漏极与输出多晶电阻Ro一端相连并与第四PMOS晶体管Mp4漏极相连，栅极与第一分压多晶电阻R1一端相连；第三PMOS晶体管Mp3衬底与源极相连并接电源电压VDD，漏极与第四PMOS晶体管Mp4源极和衬底相连，栅极与第四分压多晶电阻R4一端相连；第四PMOS晶体管Mp4漏极与输出多晶电阻Ro一端相连，栅极与第二分压多晶电阻R2一端相连；第一分压多晶电阻R1另一端和第二分压多晶电阻R2另一端相连，并与一个4线‑16线译码器B输出端YBi相连；第三分压多晶电阻R3另一端和第四分压多晶电阻R4另一端相连，并与一个4线‑16线译码器A输出端YAi相连；输出多晶电阻Ro的另一端接地。

【技术特征摘要】
1.一种防止单点失效的双冗余译码驱动电路结构，其特征在于，包括四个双冗余输出驱动PMOS晶体管和四个VDD分压多晶电阻，以及一个输出多晶电阻Ro；第一PMOS晶体管Mp1的衬底与源极相连并连接电源电压VDD，漏极与第二PMOS晶体管Mp2源极和衬底相连，栅极与第三分压多晶电阻R3一端相连；第二PMOS晶体管Mp2漏极与输出多晶电阻Ro一端相连并与第四PMOS晶体管Mp4漏极相连，栅极与第一分压多晶电阻R1一端相连；第三PMOS晶体管Mp3衬底与源极相连并接电源电压VDD，漏极与第四PMOS晶体管Mp4源极和衬底相连，栅极与第四分压多晶电阻R4一端相连；第四PMOS晶体管Mp4漏极与输出多晶电阻Ro一端相连，栅极与第二分压多晶电阻R2一端相连；第一分压多晶电阻R1另一端和第二分压多晶电阻R2另一端相连，并与一个4线-16线译码器B输出端YBi相连；第三分压多晶电阻R3另一端和第四分压多晶电阻R4另一端相连，并与一个4线-16线译码器A输出端YAi相连；输出多晶电阻Ro的另一端接地。2.根据权利要求1所述...

【专利技术属性】
技术研发人员：季轻舟，雒宝花，张立博，张冰，李飞强，王勇，
申请(专利权)人：西安微电子技术研究所，
类型：新型
国别省市：陕西,61