一种应用于数字芯片IO口的上电复位牵制电路制造技术

本发明专利技术提供一种应用于数字芯片IO口的上电复位牵制电路，包括R‑R分压电路、R‑C充电电路以及比较电路；R‑R分压电路包括串联连接的第一电阻R1和第二电阻R2；R‑C充电电路包括串联连接的第三电阻R3和第一电容C1；比较电路包括比较器以及与该比较器的输出端连接的二极管电路，比较器的一输入口与第一电阻R1和第二电阻R2的连接线相连接，且比较器的另一输入口与第三电阻R3和第一电容C1的连接线相连接，实际使用过程中，第二电阻R2、第一电容C1上的两个电压经过比较器进行比较后，用比较后的结果去牵制数字芯片IO口的动作，电路简单，同时可通过简单调整阻容大小来灵活调整时间，且克服了在一些简单控制电路中，存在锁存器多余的资源、相对繁杂的外部电路。

An electrical reset circuit applied to the IO port of a digital chip

The invention provides an application to digital chip IO power on reset pin circuit, including R R, R divider circuit C charging circuit and a comparison circuit; the R R divider circuit includes a first resistor R1 connected in series and second resistance R2; R C charging circuit comprises third resistors connected in series R3 and C1 first capacitor; output circuit comprises a comparator, and the comparator is connected to the diode circuit, a comparator input line connected with the first resistor R1 and second resistor R2 is connected to the connecting line and the comparator another input port and third resistor R3 and a capacitor C1 is connected to the actual. In the process of using two voltage second R2, the first resistor capacitor C1 through the comparator after comparing with the result of the comparison to contain the digital chip IO port, simple circuit, at the same time through the simple adjustment The size of resistance capacity adjusts the time flexibly, and overcomes the redundant resources and complex external circuits of the latch in some simple control circuits.

【技术实现步骤摘要】
一种应用于数字芯片IO口的上电复位牵制电路
本专利技术涉及数字芯片电路
，尤其涉及一种灵活度高、成本低且可以达到灵活调节控制时间目的的应用于数字芯片IO口的上电复位牵制电路。
技术介绍
随着近年智能化发展飞速，在各领域都追求智能化，数字电路越发显得重要，对于传统的数字控制电路，大多采用I/O口增加锁存芯片，进行信号延迟和增加驱动的能力，但它的缺点是这类锁存芯片引脚比较多、外围电路相对复杂，成本也相对较高，对于一些只需简单逻辑控制的电路来说是资源浪费，同时增加了布板PCB难度。怎样才能通过具体的电路设计使得运行过程中IO口不受控现象得到牵制，且能够用于各数字逻辑控制电路，当上电瞬间，在数字芯片未复位完成前，保证各逻辑控制不会误动作，本领域的技术人员进行了大量的研发和实验，从数字芯片I/O的外界电路方面入手进行改进和改善，并取得了较好的成绩。
技术实现思路
为克服现有技术所存在的问题，本专利技术提供一种灵活度高、成本低且可以达到灵活调节控制时间目的的应用于数字芯片IO口的上电复位牵制电路。本专利技术解决技术问题的方案是提供一种应用于数字芯片IO口的上电复位牵制电路，包括R-R分压电路、R-C充电电路以及比较电路；所述R-R分压电路包括串联连接的第一电阻R1和第二电阻R2；所述R-C充电电路包括串联连接的第三电阻R3和第一电容C1；所述比较电路包括比较器以及与该比较器的输出端连接的二极管电路，二极管电路与数字芯片的对应IO口相连，且各二极管电路中至少设置有一个二极管；所述比较器的一输入口与第一电阻R1和第二电阻R2的连接线相连接，且比较器的另一输入口与第三电阻R3和第一电容C1的连接线相连接；所述第二电阻R2与第一电容C1的输出端同时接公共地。优选地，所述数字芯片的IO口与各对应二极管电路中的二极管正极相连接；比较器的输出端与各对应二极管电路中的二极管负极相连接。优选地，所述二极管电路的数量为两条。优选地，所述各二极管电路中的二极管数量为一个。优选地，所述各二极管电路的二极管与数字芯片的IO口之间还连接有逻辑控制引线。与现有技术相比，本专利技术一种应用于数字芯片IO口的上电复位牵制电路通过同时设置R-R分压电路、R-C充电电路以及比较电路，且在R-R分压电路中设置串联连接的第一电阻R1和第二电阻R2，在R-C充电电路设置串联连接的第三电阻R3和第一电容C1，在比较电路中设置比较器以及与该比较器的输出端连接的二极管电路，实际使用过程中，第二电阻R2、第一电容C1上的两个电压经过比较器进行比较后，用比较后的结果去牵制数字芯片IO口的动作，电路简单，成本低，同时可通过简单调整阻容大小来灵活调整时间，且克服了在一些简单控制电路中，存在锁存器多余的资源、相对繁杂的外部电路。附图说明图1是本专利技术一种应用于数字芯片IO口的上电复位牵制电路的电路连接结构示意图。具体实施方式为使本专利技术的目的，技术方案及优点更加清楚明白，以下结合附图及实施例，对本专利技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用于解释本专利技术，并不用于限定此专利技术。请参阅图1，本专利技术一种应用于数字芯片IO口的上电复位牵制电路1包括R-R分压电路、R-C充电电路以及比较电路；所述R-R分压电路包括串联连接的第一电阻R1和第二电阻R2；所述R-C充电电路包括串联连接的第三电阻R3和第一电容C1；所述比较电路包括比较器以及与该比较器的输出端连接的二极管电路，二极管电路与数字芯片的对应IO口相连，且各二极管电路中至少设置有一个二极管；所述比较器的一输入口与第一电阻R1和第二电阻R2的连接线相连接，且比较器的另一输入口与第三电阻R3和第一电容C1的连接线相连接；所述第二电阻R2与第一电容C1的输出端同时接公共地。通过同时设置R-R分压电路、R-C充电电路以及比较电路，且在R-R分压电路中设置串联连接的第一电阻R1和第二电阻R2，在R-C充电电路设置串联连接的第三电阻R3和第一电容C1，在比较电路中设置比较器以及与该比较器的输出端连接的二极管电路，实际使用过程中，第二电阻R2、第一电容C1上的两个电压经过比较器进行比较后，用比较后的结果去牵制数字芯片IO口的动作，电路简单，成本低，同时可通过简单调整阻容大小来灵活调整时间，且克服了在一些简单控制电路中，存在锁存器多余的资源、相对繁杂的外部电路。优选地，所述数字芯片的IO口与各对应二极管电路中的二极管D1正极相连接；比较器的输出端与各对应二极管电路中的二极管D1负极相连接。优选地，所述二极管电路的数量为两条；可根据实际控制路数需要进行增减。优选地，所述各二极管电路中的二极管D1数量为一个。优选地，所述各二极管电路的二极管D1与数字芯片的IO口之间还连接有逻辑控制引线。实际运行过程中，在上电瞬间，VDD通过第一电阻R1和第二电阻R2分压,在第二电阻R2上产生一个电压(该电压跟随VDD线性上升)。同时，VDD通过第三电阻R3给第一电容C1充电，在第一电容C1上产生一个电压，第二电阻R2、第一电容C1上的两个电压经过比较器进行比较后，用比较后的结果，去牵制数字芯片I\O口，与I/O口电平为相与的关系，即实现了上电复位瞬间，不管I/O口的逻辑电平如何跳变，只要比较器的条件未满足，就不会使数字芯片控制的逻辑信号误动作。开机瞬间，辅助电源电压VDD的建立过程,一般是随时间近线性上升的方式进行，所以，只要第一电阻R1和第二电阻R2阻值确定，在第二电阻R2上的分压VA也是随时间线性变化的过程，与此同时，VDD通过第三电阻R3对第一电容C1充电，在第一电容C1上形成一个随时间变化的VB电压，VA与VB分别送入比较器的输入端口，进行比较，而根据理论，VA、VB必然会随着时间的进行，产生一个交集点，这个交集点的时间即为上电时，MUC受牵制的时间，而这个时间可以调节R1、R2、R3、C1中的任何一个参数来实现。与现有技术相比，本专利技术一种应用于数字芯片IO口的上电复位牵制电路1通过同时设置R-R分压电路、R-C充电电路以及比较电路，且在R-R分压电路中设置串联连接的第一电阻R1和第二电阻R2，在R-C充电电路设置串联连接的第三电阻R3和第一电容C1，在比较电路中设置比较器以及与该比较器的输出端连接的二极管电路，实际使用过程中，第二电阻R2、第一电容C1上的两个电压经过比较器进行比较后，用比较后的结果去牵制数字芯片IO口的动作，电路简单，成本低，同时可通过简单调整阻容大小来灵活调整时间，且克服了在一些简单控制电路中，存在锁存器多余的资源、相对繁杂的外部电路。以上所述的本专利技术实施方式，并不构成对本专利技术保护范围的限定。任何在本专利技术的精神和原则之内所作的修改、等同替换和改进等，均应包含在本专利技术的权利要求保护范围之内。本文档来自技高网...

【技术保护点】
一种应用于数字芯片IO口的上电复位牵制电路，其特征在于：包括R‑R分压电路、R‑C充电电路以及比较电路；所述R‑R分压电路包括串联连接的第一电阻R1和第二电阻R2；所述R‑C充电电路包括串联连接的第三电阻R3和第一电容C1；所述比较电路包括比较器以及与该比较器的输出端连接的二极管电路，二极管电路与数字芯片的对应IO口相连，且各二极管电路中至少设置有一个二极管；所述比较器的一输入口与第一电阻R1和第二电阻R2的连接线相连接，且比较器的另一输入口与第三电阻R3和第一电容C1的连接线相连接；所述第二电阻R2与第一电容C1的输出端同时接公共地。

【技术特征摘要】
1.一种应用于数字芯片IO口的上电复位牵制电路，其特征在于：包括R-R分压电路、R-C充电电路以及比较电路；所述R-R分压电路包括串联连接的第一电阻R1和第二电阻R2；所述R-C充电电路包括串联连接的第三电阻R3和第一电容C1；所述比较电路包括比较器以及与该比较器的输出端连接的二极管电路，二极管电路与数字芯片的对应IO口相连，且各二极管电路中至少设置有一个二极管；所述比较器的一输入口与第一电阻R1和第二电阻R2的连接线相连接，且比较器的另一输入口与第三电阻R3和第一电容C1的连接线相连接；所述第二电阻R2与第一电容C1的输出端同时接公共地。2.如权...

【专利技术属性】
技术研发人员：黄朝，
申请(专利权)人：深圳硅山技术有限公司，
类型：发明
国别省市：广东,44