半导体装置的中介层制造方法制造方法及图纸

本发明专利技术提供一种半导体装置的中介层制造方法，包括一提供载板、一形成缓冲层于载板上表面、一形成导电通道于缓冲层上、一形成非导电层于缓冲层上、一形成线路重布层、一形成电极通道于线路重布层表面、以及一使载板脱离的步骤，如此，使能被解离的载板上预先形成导电通路后，并利用沉积或涂布的技术形成包覆导电通路的非导电层，使本发明专利技术的中介层不具有晶圆、玻璃或有机层等基板，而能使导电通道更精准、更微细化，大幅提高其接脚的数量与密度，且无需通过化学机械研磨来薄化中介层，因此可完全省下研磨程序的工时，而提高中介层的生产速度，并使中介层不致因钻孔、研磨加工造成结构的破坏、裂痕，可有效的提高合格率，并降低制造成本。

A medium layer manufacturing method for semiconductor devices

The invention provides a method for manufacturing a semiconductor device intermediary layer, including a substrate, a provides a buffer layer formed on the carrier board surface, forming a conductive channel on the buffer layer, a conductive layer formed on the buffer layer, a cloth layer, a heavy line formed on the circuit electrode channel heavy cloth layer the surface and a carrier plate from the steps, so that the carrier plate can be dissociated, on pre form a conductive path, and the deposition or coating technology to form a coated conductive path non conductive layer, the intermediate layer of the invention does not have the wafer, glass or organic substrate layer, and can make the conductive channel more accurate and more refined, greatly improve the pin number and density, and there is no need to thin intermediate layer by chemical mechanical polishing, so it can completely save time and improve the grinding procedure, intermediary layer production rate. Degree, and the intermediary layer does not cause structural damage and cracks caused by drilling and grinding, which can effectively improve the qualified rate and reduce the manufacturing cost.

【技术实现步骤摘要】
半导体装置的中介层制造方法
本专利技术涉及一种半导体装置的中介层
，具体而言是指一种不使用晶圆基板的中介层制作方法，以能达到中介层超薄化的目的，且能满足半导体装置更多信号接脚的需求，同时具有提高合格率及降低成本之效。
技术介绍
按，随着电子产业的蓬勃发展，电子产品在型态上趋于轻薄短小，因此其半导体晶片在功能上也逐渐迈入高性能、高功能、高速度化的研发方向。一般而言，半导体晶片微小化最直接的方法即依靠微影技术的精进，然而现今微影技术已渐渐接近其物理极限，故解决方案须从横向尺度转至纵向尺度；此外，多功能电子产品如手机等，由各类关键模块组成，因此在产品设计方面，不仅须针对单一元组件的精进，更须考量个元件的异质整合及整体效能的呈现，因而才有三维积体电路(3DIC)的发展。同时随着半导体晶片的线路图案缩小至数十奈米的尺寸，所制作的晶片整合了更多的运算功能以及数目更多的电晶体元件，使得信号接脚(I/O)的数量也急遽倍增，连带也使得传统晶片封装技术遭遇极为严苛的挑战。传统的晶片封装技术中，例如，利用打线技术(WireBonding)进行封装的方式，由于封装结构所需的导线数目大增，而造成打线难度增高，并且因为多重连线电阻的增加，导致晶片发生严重的散热问题。此外，例如覆晶封装(FlipChip)技术，由于只能进行单层晶片的封装，也无法应付封装晶片数目遽增的信号接脚。前述传统的打线技术与覆晶封装技术可被归类为二维积体电路(2DIC)，晶片模块间使用打线技术(wirebonding)横向连接各模块的电信号；而理想的3DIC，各模块将以堆迭型式封装，纵向的连结也可减少导通通道长度甚多，进而增加效能，这个过程则考验着制程技术的精进与元件间的异质整合。在迈向3DIC的道路上，也有现今过渡期的2.5DIC的发展，而不论系3DIC或2.5DIC的发展，主要均系通过中介层(Interposer)来连接印刷电路板与半导体晶片间的电信号，这个中介层如同连结奈米与毫米世界的通道，并提高产品的封装密度，常见的中介层有如硅中介层(SiInterposer)、玻璃中介层(GlassInterposer)与有机中介层(OrganicInterposer)等。所述的这些中介层的结构是在晶圆基板(硅、玻璃、有机材…)上具有穿孔，例如硅穿孔(Through-SiliconVia,TSV)、玻璃穿孔(Through-GlassVia,TGV)或有机层穿孔(ThroughOrganicVia,TOV)，以及设于该硅穿孔顶端上的线路重布层(Redistributionlayer,RDL)，令该硅穿孔的底端凭借导电垫电性结合间距较大的封装基板的覆晶焊垫，而该线路重布层的最上层线路具有电极垫，以凭借焊锡凸块电性结合间距较小的半导体晶片的电性连接垫(I/O接脚)，再形成封装胶体，使该封装基板可结合具有高布线密度电性连接垫的半导体晶片，而达到整合高布线密度的半导体晶片的目的。这样的技术被广泛的应用于业界中，如中国台湾专利技术专利第093132237号、第099143617号以及中国专利技术专利第200910130333.5号及201210592167.2号等专利前案中。而现有的中介层其制造方法，3DIC的关键制程以硅穿孔(TSV)技术最具代表性，相关步骤是如图1所示，其包括在晶圆上钻孔(以蚀刻或激光技术)、填入导电材料形成导电通道、粘贴载板(以粘贴或静电吸附于玻璃载板上)、晶圆薄化(以化学机械研磨法)、形成线路重布层(以溅镀、蚀刻)及载板解离等。由于受到半导体晶片的线路微细化与接触数目增加的影响，业界对中介层的未来需求包含厚度越薄越好、接脚的密度越高越好(Pitch越小越好)、以及导线越细越好(Line/Space越小越好)。如此对于晶圆基板上的钻孔而言，难度也就越来越高，其孔径、孔距及孔位的精准度就面临极大的挑战，同时钻孔加工会造成晶圆基板的结构破坏、裂痕，甚至在后续制程中因加热或加压而破裂，造成其不合格率的提升。再者，为了让原本厚度大约600～700微米的晶圆基板，能降低厚度到25～200微米，会采用化学机械研磨法对晶圆基板的背面进行研磨，以降低其厚度，由于需要移除相当厚度的晶圆基板，因此会耗费相当长的时间；并且，也可能会造成研磨后的晶圆基板，产生局部或整体厚度不均的缺陷，或是造成晶圆边缘损伤等问题，而导致产品合格率率降低。此外，由于研磨后的晶圆基板相当薄，而会有翘曲(Warpage)的现象产生，因此后续要对薄化的晶圆基板进行加工也相对困难，发生晶圆基板破片的机率大增。在现有技术中，会在薄化研磨前采用暂时性贴合(TemporaryBonding)的技术，通过粘胶(例如UVTape、UV光固化解胶膜、UV硬化型液体粘合剂)或是静电吸附的方式，将薄化后的晶圆基板贴附于一载板(如玻璃)上再进行加工，如此可凭借载板的承载来提供晶圆基板足够的支撑。但即便如此，如果研磨后的晶圆基板厚度过薄，仍然容易于后续的解离或制程中发生破裂。并且，由于所使用的粘胶只能耐受摄氏200度左右的温度，因此无法在高温炉管中加工，也无法进行高温回火的制程。再加上彼此粘贴的晶圆基板与载具并非一体成形、或贴合密合性不佳(如有气泡)，在温度较高的环境中也容易发生爆裂。同时在载板移除后，因为穿透硅穿孔中介层是容易碎裂的，故后续的覆晶接合工艺变为困难的，且许多穿透硅穿孔中介层因为毁坏而损失。由此可见，上述现有的穿孔式的中介层不论系在制造上、结构上与使用上，显然仍存在有诸多的不便与缺陷，而亟待加以进一步改良。缘是，为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决的道，但长久以来一直未见适用的设计被发展完成。因此，本专利技术人乃针对现有中介层所面临的问题深入探讨，并凭借多年从事相关产业的研发与制造经验，经不断努力的改良与试作，终于成功开发出一种不采用晶圆基板的半导体装置的中介层制作方法，以能有效的解决现有者因需使用硅穿孔的晶圆基板所衍生的不便与困扰。
技术实现思路
因此，本专利技术的主要目的系在提供一种无晶圆基板的半导体装置的中介层制造方法，以能不需使用硅穿孔技术，即可形成中介层的导电通道，使导电通道更微细化，大幅提高其接脚的数量与密度。又，本专利技术的次一主要目的系在提供一种可机动调整厚度的半导体装置的中介层制造方法，其能控制中介层的厚度，且可配合厂商需求机动性的调整中介层的厚薄及电极图形(Pattern)的设计。另，本专利技术的再一主要目的系在提供一种制造合格率高的半导体装置的中介层制造方法，其无需如习式者以穿孔方式形成导电通道，也不需以研磨方式来薄化，可以简化设备与制程，大幅降低其制造与建厂的成本。再者，本专利技术的另一主要目的系在提供一种可减少制程损失的半导体装置的中介层制造方法，其可以避免中介层发生如习式者因为钻孔或研磨产生的应力所造成的变形或碎裂，因此可于在高温炉管中加工，也能进行高温回火的制程，故后续的覆晶接合加工变的较简单，使中介层不致因后续制程而毁坏。基于此，本专利技术主要系通过下列的技术手段，来具体实现前述的目的及功效：一种半导体装置的中介层制造方法，其特征在于，至少包含下列步骤:a、一提供载板的步骤；b、一形成缓冲层于载板上表面的步骤；c、一形成导电通道于缓冲层上的步骤，该导电通道包含复数形成于缓冲层的导电本文档来自技高网...

【技术保护点】
一种半导体装置的中介层制造方法，其特征在于，至少包含下列步骤:a、一提供载板的步骤；b、一形成缓冲层于载板上表面的步骤；c、一形成导电通道于缓冲层上的步骤，该导电通道包含复数形成于缓冲层的导电垫及形成于各该导电垫上的内导线；d、一形成非导电层于缓冲层上的步骤，形成一非导电层于该缓冲层上并填充于相邻的导电通道的导电垫与内导线之间，其中该非导电层曝露出该内导线的上表面；e、一形成线路重布层的步骤，在非导电层上表面形成一层或更多层的线路重布层，各该线路重布层包含复数电性连接导电通路内导线上表面的导线图案、一覆盖于导线图案与非导电层表面的介电层及复数形成于介电层上且曝露出部份导线图案的内缺口；f、一形成电极通道于线路重布层表面的步骤，形成一电极通道于最上层的线路重布层的上表面，该电极通道包含复数经由该线路重布层的各该内缺口电性连结其导线图案的电极垫，且各该电极垫的上表面并曝露于线路重布层的介电层表面上；以及g、一使载板脱离的步骤，对该载板上的缓冲层以热化或汽化的技术，让该缓冲层解离，使该非导电层与导电通道的导电垫由该载板上表面脱离。

【技术特征摘要】
2016.04.28 TW 1051131941.一种半导体装置的中介层制造方法，其特征在于，至少包含下列步骤:a、一提供载板的步骤；b、一形成缓冲层于载板上表面的步骤；c、一形成导电通道于缓冲层上的步骤，该导电通道包含复数形成于缓冲层的导电垫及形成于各该导电垫上的内导线；d、一形成非导电层于缓冲层上的步骤，形成一非导电层于该缓冲层上并填充于相邻的导电通道的导电垫与内导线之间，其中该非导电层曝露出该内导线的上表面；e、一形成线路重布层的步骤，在非导电层上表面形成一层或更多层的线路重布层，各该线路重布层包含复数电性连接导电通路内导线上表面的导线图案、一覆盖于导线图案与非导电层表面的介电层及复数形成于介电层上且曝露出部份导线图案的内缺口；f、一形成电极通道于线路重布层表面的步骤，形成一电极通道于最上层的线路重布层的上表面，该电极通道包含复数经由该线路重布层的各该内缺口电性连结其导线图案的电极垫，且各该电极垫的上表面并曝露于线路重布层的介电层表面上；以及g、一使载板脱离的步骤，对该载板上的缓冲层以热化或汽化的技术，让该缓冲层解离，使该非导电层与导电通道的导电垫由该载板上表面脱离。2.根据权利要求1所述的半导体装置的中介层制造方法，其特征在于：该提供载板的步骤中，是选自具有透光性的载板，而该使载板脱离的步骤，由该透光的载板下表面以激光照射该缓冲层，让该缓冲层汽化解离，使该导电垫与该...

【专利技术属性】
技术研发人员：李志雄，
申请(专利权)人：李志雄，
类型：发明
国别省市：中国台湾,71