阻抗校准电路、包括其的半导体存储器设备及其操作方法技术

一种阻抗校准电路，包括第一代码生成器、第一代码存储电路、第二代码生成器和第二代码存储电路。所述第一代码生成器生成上拉控制码，该上拉控制码是从比较目标输出高电平(VOH)电压与第一结点的第一电压所得的结果而获得的。当所述目标VOH电压变成与所述第一电压相同时，所述第一代码存储器电路存储所述上拉控制码。所述第二代码生成器生成下拉控制码，该下拉控制码是从比较所述VOH电压与第二结点的第二电压所得的结果而获得的。当所述目标VOH电压变成与所述第二电压相同时，所述第二存储电路存储所述下拉控制码。所述第一代码存储电路和所述第二代码存储电路分别存储上拉控制码和下拉控制码对。

Impedance calibration circuit, semiconductor memory device including the same, and operation method thereof

An impedance calibration circuit includes a first code generator, a first code storage circuit, a second code generator, and a second code storage circuit. The first code generator generates a pull-up control code, which is obtained from the result of comparing the target output high level (VOH) voltage with the first voltage of the first node. When the target VOH voltage becomes the same as the first voltage, the first code memory circuit stores the pull-up control code. The second code generator generates a pull-down control code, which is obtained from comparing the results of the VOH voltage with the second voltage of the second node. When the target VOH voltage becomes the same as the second voltage, the second storage circuit stores the pull-down control code. The first code storage circuit and the second code storage circuit respectively store the pull-up control code and the pull-down control code pair.

【技术实现步骤摘要】
阻抗校准电路、包括其的半导体存储器设备及其操作方法相关申请的交叉引用本申请要求2016年5月11日向韩国知识产权局提交的第10-2016-0057437号韩国专利申请的优先权，其公开通过引用整体并入本文。
在此描述的本专利技术构思涉及存储器设备，并且更具体地，涉及一种半导体存储器设备的阻抗校准电路、半导体存储器设备以及操作半导体存储器设备的方法。
技术介绍
随着半导体存储器设备操作速度的提高，半导体存储器设备和存储器控制器之间接口的信号的摆幅宽度(swingwidth)通常减少了。然而，随着摆幅宽度的减少，半导体存储器设备和存储器控制器之间传送的信号可能由于因工艺、电压和温度(PVT)变化导致的阻抗失配而更容易失真。用于调整半导体存储器设备的输出阻抗和/或终端阻抗的阻抗校准操作，可以在半导体存储器设备的发送和/或接收阶段使用。在阻抗校准操作期间，可以通过将输出阻抗和/或终端阻抗与外部电阻器的阻抗进行比较来调整输出阻抗和/或终端阻抗。阻抗校准操作可以被称为输入/输出(I/O)偏移消除操作或ZQ校准操作。
技术实现思路
本专利技术构思的实施例提供了一种半导体存储器设备的阻抗校准电路，其能够增强信号完整性。本专利技术构思的实施例进一步提供了一种包括阻抗校准电路的半导体存储器设备，其能够增强信号完整性。更进一步地，本专利技术构思的实施例提供了一种操作半导体存储器设备的方法，能够增加信号完整性。根据本专利技术构思的实施例，一种半导体存储器设备的阻抗校准电路，包括第一代码生成器、第一代码存储电路、第二代码生成器和第二代码存储电路。所述第一代码生成器生成上拉控制码，该上拉控制码是从比较目标输出高电平(VOH)电压与第一结点处的第一电压所得的结果而获得的，所述第一结点在上拉驱动器和第一副本下拉驱动器之间。当所述目标VOH电压变成与所述第一电压相同时，所述第一代码存储电路存储所述上拉控制码。所述第二代码生成器生成下拉控制码，该下拉控制码是从比较所述目标VOH电压与第二结点处的第二电压所得的结果而获得的，所述第二结点连接至ZQ焊盘，所述ZQ焊盘被连接至外部电阻器。当所述目标VOH电压变成与所述第二电压相同时，所述第二存储电路存储所述下拉控制码。当所述半导体存储器设备以第一频率操作时，所述第一代码存储电路和所述第二代码存储电路分别地存储第一上拉控制码作为所述上拉控制码以及存储第一下拉控制码作为所述下拉控制码，并且分别地存储第二上拉控制码作为所述上拉控制码以及存储第二下拉控制码作为所述下拉控制码。所述第一上拉控制码和所述第一下拉控制码与所述半导体存储器设备的第一操作参数相关联。所述第二上拉控制码和所述第二下拉控制码与所述半导体存储器设备的第二操作参数相关联。根据本专利技术构思的实施例，一种半导体存储器设备包括控制逻辑电路、阻抗校准电路和数据输出电路。所述控制逻辑电路通过解码从外部存储器控制器来的命令，生成阻抗校准使能信号和模式寄存器设置信号。所述阻抗校准电路，响应于所述模式寄存器设置信号和所述阻抗校准使能信号，在阻抗校准间隔期间，生成用于不同目标输出高电平(VOH)电压的上拉控制码和下拉控制码以及存储所述上拉控制码和所述下拉控制码。当所述半导体存储器设备以第一频率操作的时候，所述数据输出电路通过基于所述上拉控制码中的第一上拉控制码和所述下拉控制码中的第一下拉控制码来驱动数据以输出数据信号，以及，当所述半导体存储器设备以不同于所述第一频率的第二频率操作的时候，所述数据输出电路通过基于所述上拉控制码中的第二上拉控制码和所述下拉控制码中的第二下拉控制码来驱动所述数据以输出所述数据信号。根据本专利技术构思的实施例，一种操作半导体存储器设备的方法，包括：通过基于外部提供的命令在阻抗校准间隔期间执行关于第一目标电压的阻抗校准操作，存储第一上拉控制码和第一下拉控制码；通过在所述阻抗校准间隔期间执行关于第二目标电压的阻抗校准操作，存储第二上拉控制码和第二下拉控制码；当所述半导体存储器设备以第一频率操作的时候，基于所述第一上拉控制码和所述第一下拉控制码输出数据信号；通过在所述半导体存储器设备中执行模式寄存器写操作，将所述半导体存储器设备的操作频率从所述第一频率改变为第二频率；以及，当所述半导体存储器设备以第二频率操作的时候，基于所述第二上拉控制码和所述第二下拉控制码，输出所述数据信号。因此，阻抗校准电路可以执行用于至少两个目标VOH电压的阻抗校准操作，在阻抗校准间隔期间存储上拉控制码和下拉控制码对，以及在正常存储器操作间隔期间，使用所存储的控制码对来输出数据信号而不执行阻抗校准操作。因此，半导体存储器设备可提高操作速度并且可增强信号完整性。附图说明从下面结合附图进行的描述中，本专利技术构思的实施例将更清楚地被理解，其中，贯穿各图，除非另外有说明，否则同样的参考标号指代同样的部分。图1示出根据本专利技术构思的实施例的电子系统的框图。图2示出根据本专利技术构思的实施例的图1中的存储器系统的示例的框图。图3示出根据本专利技术构思的实施例的图2中的半导体存储器设备的示例的框图。图4示出图3的半导体存储器设备中的第一存储体(bank)阵列的示例。图5示出根据本专利技术构思实施例的图3的半导体存储器设备中的I/O电路的示例。图6示出根据本专利技术构思实施例的图5中的I/O电路中的输出驱动器的示例的电路图。图7示出用于解释图6中的数据输出电路的操作的图。图8示出根据本专利技术构思的实施例的图3的半导体存储器设备中的阻抗校准电路的示例的框图。图9示出根据本专利技术构思的实施例的图8的阻抗校准电路中的目标电压生成器的电路图。图10A示出根据本专利技术构思实施例的图8的阻抗校准电路中的第一代码存储电路。图10B示出根据本专利技术构思实施例的图8的阻抗校准电路中的第二代码存储电路。图11示出根据本专利技术构思实施例的图3的半导体存储器设备中可以包括的检测电路。图12示出描述图8的阻抗校准电路和图11的检测电路的操作的图。图13示出根据本专利技术构思实施例的图3的半导体存储器设备中的阻抗校准电路的另一示例的框图。图14示出说明图8或图13的阻抗校准电路的操作的图。图15示出说明图8或图13的阻抗校准电路的操作的图。图16示出根据本专利技术构思实施例的图3的半导体存储器设备的操作流程图。图17示出根据本专利技术构思实施例的图3的半导体存储器设备中的阻抗校准电路的另一示例的框图。图18示出根据本专利技术构思实施例的图3的半导体存储器设备中的阻抗校准电路的另一示例的框图。图19示出图18的阻抗校准电路中的目标电压生成器的框图。图20示出说明图18的阻抗校准电路的操作的图。图21示出根据本专利技术构思实施例的操作半导体存储器设备的方法的流程图。图22示出根据本专利技术构思实施例的半导体存储器设备的结构图。图23示出根据本专利技术构思实施例的包括该半导体存储器设备的移动系统的框图。具体实施方式在下文中将参考其中示出了多个示例性实施例的附图，更完整地描述各种示例性实施例。依照本专利技术构思所属领域中的惯例，可以按照执行所描述某一或某些功能的块(block)来描述和说明实施例。在此可以被称为单元或模块等的这些块，由模拟电路和/或数字电路(例如逻辑门、集成电路、微处理器、微控制器、存储器电路、被动电子组件、主动电子组件、光学组件、硬连线电路等等)来物理实现，并且可以可选地由本文档来自技高网...

【技术保护点】
一种半导体存储器设备的阻抗校准电路，该阻抗校准电路包括：第一代码生成器，被配置为生成上拉控制码，该上拉控制码是从比较目标输出高电平(VOH)电压与上拉驱动器和第一副本下拉驱动器之间的第一结点处的第一电压所得的结果获得的；第一代码存储电路，被配置为当所述目标VOH电压变成与所述第一电压相同时，存储所述上拉控制码；第二代码生成器，被配置为生成下拉控制码，该下拉控制码是从比较所述目标VOH电压与第二结点处的第二电压所得的结果获得的，所述第二结点连接至ZQ焊盘，所述ZQ焊盘连接至外部电阻器；以及第二存储电路，被配置为当所述目标VOH电压变成与所述第二电压相同时，存储所述下拉控制码，其中，当所述半导体存储器设备以第一频率操作时，所述第一代码存储电路和所述第二代码存储电路被配置为，分别存储第一上拉控制码作为所述上拉控制码以及存储第一下拉控制码作为所述下拉控制码，并且分别存储第二上拉控制码作为所述上拉控制码以及存储第二下拉控制码作为所述下拉控制码，其中，所述第一上拉控制码和所述第一下拉控制码与所述半导体存储器设备的第一操作参数相关联，以及其中，所述第二上拉控制码和所述第二下拉控制码与所述半导体存储器设备的第二操作参数相关联。...

【技术特征摘要】
2016.05.11 KR 10-2016-00574371.一种半导体存储器设备的阻抗校准电路，该阻抗校准电路包括：第一代码生成器，被配置为生成上拉控制码，该上拉控制码是从比较目标输出高电平(VOH)电压与上拉驱动器和第一副本下拉驱动器之间的第一结点处的第一电压所得的结果获得的；第一代码存储电路，被配置为当所述目标VOH电压变成与所述第一电压相同时，存储所述上拉控制码；第二代码生成器，被配置为生成下拉控制码，该下拉控制码是从比较所述目标VOH电压与第二结点处的第二电压所得的结果获得的，所述第二结点连接至ZQ焊盘，所述ZQ焊盘连接至外部电阻器；以及第二存储电路，被配置为当所述目标VOH电压变成与所述第二电压相同时，存储所述下拉控制码，其中，当所述半导体存储器设备以第一频率操作时，所述第一代码存储电路和所述第二代码存储电路被配置为，分别存储第一上拉控制码作为所述上拉控制码以及存储第一下拉控制码作为所述下拉控制码，并且分别存储第二上拉控制码作为所述上拉控制码以及存储第二下拉控制码作为所述下拉控制码，其中，所述第一上拉控制码和所述第一下拉控制码与所述半导体存储器设备的第一操作参数相关联，以及其中，所述第二上拉控制码和所述第二下拉控制码与所述半导体存储器设备的第二操作参数相关联。2.如权利要求1所述的阻抗校准电路，其中，所述第一代码生成器和所述第二代码生成器被配置为，基于在第一定时从外部存储器控制器施加的第一命令，分别生成所述第一上拉控制码和所述第一下拉控制码，以及所述第一代码生成器和所述第二代码生成器被配置为，基于在不同于所述第一定时的第二定时从所述外部存储器控制器施加的第二命令，分别生成所述第二上拉控制码和所述第二下拉控制码。3.如权利要求1所述的阻抗校准电路，其中，所述第一代码生成器和所述第二代码生成器被配置为，基于从外部存储器控制器施加的命令，分别生成所述第一上拉控制码和所述第一下拉控制码，以及在所述第一上拉控制码和所述第一下拉控制码之后分别顺序地生成所述第二上拉控制码和所述第二下拉控制码。4.如权利要求1所述的阻抗校准电路，其中，所述第一代码生成器包括：第一比较器，被配置为比较所述目标VOH与所述第一电压，以输出第一比较信号；以及第一计数器，被配置为响应于所述第一比较信号增加或减少所述上拉控制代码，以及其中，所述第二代码生成器包括：第二比较器，被配置为比较所述目标VOH电压与所述第二电压，以输出第二比较信号；以及第二计数器，被配置为响应于所述第二比较信号增加或减少所述下拉控制码。5.如权利要求4所述的阻抗校准电路，其中，所述第一代码存储电路被配置为响应于所述第一比较信号的转变，锁存和存储所述上拉控制码，以及被配置为响应于寄存器输出使能信号和指示所述半导体存储器设备的操作频率的频率信息信号，向所述半导体存储器设备的输出电路中的输出上拉驱动器提供所存储的上拉控制码，以及其中，所述第二代码存储电路被配置为响应于所述第二比较信号的转变，锁存和存储所述下拉控制码，以及被配置为响应于所述寄存器输出使能信号和所述频率信息信号，向所述输出电路中的输出下拉驱动器提供所述存储的下拉控制码。6.如权利要求4所述的阻抗校准电路，其中，所述第一代码存储电路包括：第一锁存电路，被配置为响应于所述第一比较信号的转变，在不同定时锁存所述第一上拉控制码和所述第二上拉控制码；第一寄存器单元，其包括至少第一寄存器和第二寄存器，其中，所述第一寄存器被配置为存储被锁存在所述第一锁存电路中的所述第一上拉控制码，以及所述第二寄存器被配置为存储被锁存在所述第一锁存电路中的所述第二上拉控制码；以及第一复用器，其耦合至所述第一寄存器单元，所述第一复用器被配置为响应于频率信息信号，输出所存储的第一上拉控制码和所存储的第二上拉控制码中的一个，以及其中，所述第二代码存储电路包括：第二锁存电路，被配置为响应于所述第二比较信号的转变，在不同定时锁存所述第一下拉控制码和所述第二下拉控制码；第二寄存器单元，其包括至少第三寄存器和第四寄存器，其中，所述第三寄存器被配置为存储被锁存在所述第二锁存电路中的所述第一下拉控制码，以及所述第四寄存器被配置为存储被锁存在所述第二锁存电路中的所述第二下拉控制码；以及第二复用器，其耦合至所述第二寄存器单元，所述第二复用器被配置为响应于所述频率信息信号，输出所存储的第一下拉控制码和所存储的第二下拉控制码中的一个。7.如权利要求1所述的阻抗校准电路，进一步包括：目标电压生成器，被配置为响应于切换控制信号生成所述目标VOH电压，其中，所述目标电压生成器被配置为响应于所述切换控制信号，在不同定时生成第一目标VOH电压和第二目标VOH电压作为所述目标VOH电压，所述第一目标VOH电压与所述第一操作参数相关联，以及所述第二目标VOH电压与所述第二操作参数相关联。8.如权利要求1所述的阻抗校准电路，其中，所述第一操作参数包括至少与所述第一操作频率相关联的第一电压和温度条件，所述第二操作参数包括至少与所述半导体存储器设备的第二操作频率相关联的第二电压和温度条件，以及所述第二操作频率不同于所述第一操作频率。9.如权利要求1所述的阻抗校准电路，进一步包括：第三代码生成器，被配置为生成附加的上拉控制码，该附加的上拉控制码是从比较附加的目标VOH电压与第三结点处的第三电压所得的结果获得的，所述第三结点在副本上拉驱动器和第二副本下拉驱动器之间；以及第三代码存储电路，被配置为当所述附加的目标VOH电压变成与所述第三电压相同时，存储所述附加的上拉控制码。10.如权...

【专利技术属性】
技术研发人员：赵硕进，吴台荣，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR