半导体结构及其制造方法技术

一种半导体结构及其制造方法，所述方法包括：提供基底，基底包括衬底、以及凸出于衬底的鳍部，衬底包括第一区域和第二区域；在衬底上形成第一初始隔离层；图形化第一初始隔离层，在第一区域和第二区域交界处形成露出衬底的第一开口；在第一开口侧壁形成材料与衬底以及鳍部不同的侧壁保护层；沿第一开口刻蚀衬底，在衬底内形成第二开口；形成填充满第二开口和第一开口的第二初始隔离层；去除部分厚度的第二初始隔离层、侧壁保护层和第一初始隔离层，露出鳍部。本发明专利技术先在第一初始隔离层内形成第一开口，然后在第一开口侧壁形成侧壁保护层，再沿第一开口刻蚀衬底。侧壁保护层可以保护第一开口两侧的鳍部，从而避免刻蚀衬底的工艺对鳍部造成损耗。

Semiconductor structure and manufacturing method thereof

A semiconductor structure and manufacturing method thereof, wherein the method comprises the following steps: providing a substrate, the substrate comprises a substrate, and a fin portion protruding from the substrate, the substrate including a first region and a second region; forming a first initial isolation layer on the substrate; patterning the first initial junction isolation layer, forming a first opening exposing the substrate in the first region and the second area; the first opening is formed on the side wall material and substrate and different fin sidewall protection layer; etching the substrate along the first opening, the second opening is formed in the substrate; forming is filled with the second opening of the first opening second and the initial isolation layer; removing the initial second part of the thickness of the insulating layer, the protective layer and the side wall the first initial isolation layer, exposing the fin. A first opening is formed in the first initial isolation layer, then a side wall protective layer is formed on the first opening side wall, and then the substrate is etched along the first opening. The sidewall protective layer can protect the fin on both sides of the first opening, thereby avoiding the loss of the fin caused by the process of etching the substrate.

【技术实现步骤摘要】
半导体结构及其制造方法
本专利技术涉及半导体领域，尤其涉及一种半导体结构及其制造方法。
技术介绍
随着集成电路高密度的发展趋势，构成电路的器件更紧密地放置在芯片中以适应芯片的可用空间。相应地，半导体衬底单位面积上有源器件的密度不断增加，因此器件之间的有效绝缘隔离变得更加重要。浅沟槽隔离(ShallowTrenchIsolation，STI)技术具有良好的隔离效果(例如：工艺隔离效果和电性隔离效果)，浅沟槽隔离技术还具有减少占用晶圆表面的面积、增加器件的集成度等优点。因此，随着集成电路尺寸的减小，器件之间的隔离现主要采用浅沟槽隔离结构。但是，现有技术的浅沟槽隔离结构容易引起半导体器件的电学性能的降低。
技术实现思路
本专利技术解决的问题是提供一种半导体结构及其制造方法，优化半导体器件的电学性能。为解决上述问题，本专利技术提供一种半导体结构的制造方法，包括：提供基底，所述基底包括衬底、以及凸出于所述衬底的鳍部，所述衬底包括第一区域和第二区域；在所述鳍部之间的衬底上形成第一初始隔离层；图形化所述第一初始隔离层，在所述第一区域和第二区域交界处形成露出所述衬底的第一开口；在所述第一开口侧壁形成侧壁保护层，所述侧壁保护层与所述衬底以及鳍部的材料不相同；形成所述侧壁保护层后，沿所述第一开口刻蚀所述衬底，在所述衬底内形成第二开口；形成填充满所述第二开口和第一开口的第二初始隔离层；去除部分厚度的第二初始隔离层、侧壁保护层和第一初始隔离层，露出所述鳍部；剩余所述第一初始隔离层、第二初始隔离层和侧壁保护层用于构成隔离结构。可选的，所述第一区域用于形成N型晶体管，所述第二区域用于形成P型晶体管；所述半导体结构为SRAM；所述第一区域用于形成下拉晶体管或传送门晶体管，所述第二区域用于形成上拉晶体管。可选的，所述侧壁保护层的厚度为至可选的，所述侧壁保护层的材料为氧化硅、氮化硅或氮氧化硅。可选的，形成所述侧壁保护层的步骤包括：形成保形覆盖所述第一开口底部和侧壁的侧壁保护膜，所述侧壁保护膜还覆盖所述第一初始隔离层顶部和鳍部顶部；采用无掩膜刻蚀工艺，刻蚀去除所述第一开口底部、以及所述第一初始隔离层顶部和鳍部顶部的侧壁保护膜，在所述第一开口侧壁形成侧壁保护层。可选的，形成所述侧壁保护膜的工艺为原子层沉积工艺。可选的，所述原子层沉积工艺的工艺参数包括：向原子层沉积室内通入的前驱体为含硅的前驱体，工艺温度为80摄氏度至300摄氏度，压强为0.1托至20托，沉积次数为5次至50次。可选的，所述第二开口的深度为至可选的，沿所述第一开口刻蚀所述衬底的步骤中，所述刻蚀工艺对所述衬底的刻蚀速率大于对所述侧壁保护层的刻蚀速率。可选的，所述第一初始隔离层的材料为氧化硅、氮化硅或氮氧化硅；所述第二初始隔离层的材料为氧化硅、氮化硅或氮氧化硅。可选的，所述第一初始隔离层和第二初始隔离层的材料相同。可选的，形成所述第一开口的步骤包括：通过曝光显影工艺，在所述第一初始隔离层上形成图形层，所述图形层暴露出所述第一区域和第二区域交界处的部分第一初始隔离层；以所述图形层为掩膜，刻蚀所述第一初始隔离层，直至露出所述衬底，并在所述第一初始隔离层内形成第一开口。相应的，本专利技术还提供半导体结构，包括：基底，所述基底包括衬底、以及凸出于所述衬底的鳍部，所述衬底包括第一区域和第二区域；位于所述鳍部之间的隔离结构，所述隔离结构的顶部低于所述鳍部的顶部，所述隔离结构包括位于所述第一区域和第二区域交界处衬底内的第二隔离层，所述第二隔离层的顶部高于所述衬底顶部，所述隔离结构还包括位于高于所述衬底的第二隔离层侧壁上的侧壁保护层，以及覆盖所述侧壁保护层侧壁和衬底的第一隔离层，其中，所述侧壁保护层与所述衬底以及鳍部的材料不相同。可选的，所述第一区域用于形成N型晶体管，所述第二区域用于形成P型晶体管；所述半导体结构为SRAM；所述第一区域用于形成下拉晶体管或传送门晶体管，所述第二区域用于形成上拉晶体管。可选的，所述侧壁保护层的厚度为至可选的，所述第二隔离层位于所述衬底内的厚度为至可选的，所述侧壁保护层的材料为氧化硅、氮化硅或氮氧化硅。可选的，所述第一隔离层的材料为氧化硅、氮化硅或氮氧化硅；所述第二隔离层的材料为氧化硅、氮化硅或氮氧化硅。可选的，所述第一隔离层和第二隔离层的材料相同。与现有技术相比，本专利技术的技术方案具有以下优点：本专利技术在形成隔离结构的步骤中，先在第一初始隔离层内形成露出所述衬底的第一开口，然后在所述第一开口侧壁形成侧壁保护层，再沿所述第一开口刻蚀所述衬底。其中，所述侧壁保护层的材料与所述衬底以及鳍部的材料不相同，因此在刻蚀所述衬底的过程中，所述刻蚀工艺对所述侧壁保护层的刻蚀速率较慢，所述侧壁保护层可以保护所述第一开口两侧的鳍部，从而可以避免刻蚀所述衬底的工艺对所述鳍部造成损耗，进而可以优化半导体器件的电学性能。可选方案中，所述第一初始隔离层、第二初始隔离层和侧壁保护层的材料均为氧化硅、氮化硅或氮氧化硅，也就是说，所述侧壁保护层的材料也为隔离结构材料，因此具有较好的工艺兼容性。附图说明图1至图8是现有技术半导体结构的制造方法一实施例中各步骤对应结构示意图；图9至图16是本专利技术半导体结构的制造方法一实施例中各步骤对应结构示意图；图17是本专利技术半导体结构一实施例的结构示意图。具体实施方式由
技术介绍
可知，现有技术的浅沟槽隔离结构容易引起半导体器件的电学性能的降低，结合现有技术半导体结构的制造方法分析其原因。结合参考图1至图6，示出了现有技术半导体结构的制造方法一实施例中各步骤对应结构示意图。参考图1，提供基底(未标示)，所述基底包括衬底100、以及凸出于所述衬底100的鳍部110，所述衬底包括第一区域Ⅰ和第二区域Ⅱ。本实施例中，所述基底用于形成SRAM，所述第一区域Ⅰ用于形成下拉(PD，PullDown)晶体管或传送门(PG，PassGate)晶体管，所述第二区域Ⅱ用于形成上拉(PU，PullUp)晶体管。需要说明的是，所述鳍部110顶部形成有硬掩膜层300，所述硬掩膜层300用于作为形成所述鳍部110的刻蚀掩膜。参考图2，在所述鳍部110之间的衬底100上形成第一初始隔离层120，所述第一初始隔离层120顶部与所述硬掩膜层300顶部齐平。所述第一初始隔离层120的材料为氧化硅。参考图3，在所述第一初始隔离层120上形成图形层310，所述图形层310具有开口311，且所述开口311暴露出所述第一区域Ⅰ和第二区域Ⅱ交界处的部分第一初始隔离层120。参考图4，以所述图形层310为掩膜，沿所述开口311(如图3所示)依次刻蚀所述第一初始隔离层120和部分厚度的衬底100，形成沟槽130。参考图5，形成填充满所述沟槽130(如图4所示)的第二初始隔离层140，所述第二初始隔离层140的顶部与所述第一初始隔离层120的顶部齐平。参考图6，去除部分厚度的所述第一初始隔离层120和第二初始隔离层140，分别形成第一隔离层121和第二隔离层141，所述第一隔离层121和第二隔离层141用于构成隔离结构150。其中，所述第一隔离层121用于对相邻N型晶体管或相邻P型晶体管之间起到隔离作用，所述第二隔离层141用于对相邻N型晶体管和P型晶体管之间起到隔离作用。本实施例中，所述第一区域Ⅰ用于形成下拉本文档来自技高网...

【技术保护点】
一种半导体结构的制造方法，其特征在于，包括：提供基底，所述基底包括衬底、以及凸出于所述衬底的鳍部，所述衬底包括第一区域和第二区域；在所述鳍部之间的衬底上形成第一初始隔离层；图形化所述第一初始隔离层，在所述第一区域和第二区域交界处形成露出所述衬底的第一开口；在所述第一开口侧壁形成侧壁保护层，所述侧壁保护层与所述衬底以及鳍部的材料不相同；形成所述侧壁保护层后，沿所述第一开口刻蚀所述衬底，在所述衬底内形成第二开口；形成填充满所述第二开口和第一开口的第二初始隔离层；去除部分厚度的第二初始隔离层、侧壁保护层和第一初始隔离层，露出所述鳍部；剩余所述第一初始隔离层、第二初始隔离层和侧壁保护层用于构成隔离结构。

【技术特征摘要】
1.一种半导体结构的制造方法，其特征在于，包括：提供基底，所述基底包括衬底、以及凸出于所述衬底的鳍部，所述衬底包括第一区域和第二区域；在所述鳍部之间的衬底上形成第一初始隔离层；图形化所述第一初始隔离层，在所述第一区域和第二区域交界处形成露出所述衬底的第一开口；在所述第一开口侧壁形成侧壁保护层，所述侧壁保护层与所述衬底以及鳍部的材料不相同；形成所述侧壁保护层后，沿所述第一开口刻蚀所述衬底，在所述衬底内形成第二开口；形成填充满所述第二开口和第一开口的第二初始隔离层；去除部分厚度的第二初始隔离层、侧壁保护层和第一初始隔离层，露出所述鳍部；剩余所述第一初始隔离层、第二初始隔离层和侧壁保护层用于构成隔离结构。2.如权利要求1所述的半导体结构的制造方法，其特征在于，所述第一区域用于形成N型晶体管，所述第二区域用于形成P型晶体管；所述半导体结构为SRAM；所述第一区域用于形成下拉晶体管或传送门晶体管，所述第二区域用于形成上拉晶体管。3.如权利要求1所述的半导体结构的制造方法，其特征在于，所述侧壁保护层的厚度为至4.如权利要求1所述的半导体结构的制造方法，其特征在于，所述侧壁保护层的材料为氧化硅、氮化硅或氮氧化硅。5.如权利要求1所述的半导体结构的制造方法，其特征在于，形成所述侧壁保护层的步骤包括：形成保形覆盖所述第一开口底部和侧壁的侧壁保护膜，所述侧壁保护膜还覆盖所述第一初始隔离层顶部和鳍部顶部；采用无掩膜刻蚀工艺，刻蚀去除所述第一开口底部、以及所述第一初始隔离层顶部和鳍部顶部的侧壁保护膜，在所述第一开口侧壁形成侧壁保护层。6.如权利要求5所述的半导体结构的制造方法，其特征在于，形成所述侧壁保护膜的工艺为原子层沉积工艺。7.如权利要求6所述的半导体结构的制造方法，其特征在于，所述原子层沉积工艺的工艺参数包括：向原子层沉积室内通入的前驱体为含硅的前驱体，工艺温度为80摄氏度至300摄氏度，压强为0.1托至20托，沉积次数为5次至50次。8.如权利要求1所述的半导体结构的制造方法，其特征在于，所述第二开口的深度为至9.如权利要求1所述的半导体结构的制造方法，其特征在于，沿所述第一开口刻蚀所述衬底的步骤...

【专利技术属性】
技术研发人员：周飞，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31