到栅极的完全自对准的接触制造技术

一种用于在半导体器件中形成一个或多个自对准栅极触点(560)的方法，包括：向衬底(100)提供包括栅极介电层(420)和栅极电极(550)的至少一个栅极堆叠(520)，以及涂覆所述至少一个栅极堆叠(520)的侧边缘的间隔体材料(320)，所述至少一个栅极堆叠(520)在所述衬底(100)中或所述衬底(100)上的有源区上方。该方法进一步包括：使所述至少一个栅极堆叠(520)的栅极电极(550)相对于所述间隔体材料(320)选择性地凹陷，由此创建第一组凹陷腔；用介电材料栅极盖(340)填充所述第一组凹陷腔；相对于所述间隔体材料(320)选择性地蚀刻所述至少一个栅极堆叠(520)上方的至少一个通孔(920)，穿过所述介电材料栅极盖(340)，由此暴露所述栅极电极(550)；以及在所述至少一个通孔(920)中形成电连接所述栅极电极(550)的栅极触点(560)。对应的器件同样被提供。

Fully self-aligned contact to the grid

For one or more self aligned gate contacts formed in a semiconductor device (560) methods, including: (100) to the substrate including the gate dielectric layer (420) and a gate electrode (550) at least one of the gate stack (520), and coating the at least one gate the stack (520) spacer material side edge (320), the at least one gate stack (520) over the substrate (100) or (100) above the substrate on the active region. The method further includes the at least one gate stack (520) of the gate electrode (550) relative to the spacer material (320) selectively sag, thereby creating a first recessed cavity with a dielectric material; the gate cover (340) filling the first set of concave cavity; relative to the interval body material (320) selectively etching the at least one gate stack (520) above at least one through hole (920), passing through the gate dielectric material cover (340), thus exposing the gate electrode (550); and the at least one through hole (920). Electrically connected to the gate electrode (550) gate contacts (560). The corresponding device is also provided.

【技术实现步骤摘要】
到栅极的完全自对准的接触
本专利技术涉及半导体器件领域，且更具体而言，涉及在这样的器件中形成晶体管的栅极触点的方法。
技术介绍
在半导体电路的制造中，并且更精确而言，在该制造工艺的流水线阶段的后端，需要形成连接到其对应的接触线的栅极触点。与源极和漏极触点不同，器件通道上可用于放置这些栅极触点的面积非常有限。此外，最小面积规则限制了这些栅极触点能够被制作成如何小的程度。因此，在器件沟道的顶部上形成栅极触点导致对相邻的栅极、源极和漏极触点的遮蔽和短路的形式的干扰，伴随着在这些特征的产生期间对防止小的偏移的无能，这进一步加剧了问题。从图1中可以看出，结果是栅极触点只能在器件沟道之间形成。此外，为了避免对相邻栅极的干扰，附加地需要栅极触点的一个相邻栅极为非接触式栅极，即电非功能型栅极(electricallynon-functionalgate)。这些严格的电路设计规则极大地限制了单元布线的灵活性；这是一个随按比例缩放式推进而变得越来越相关的问题。因此，需要用于形成栅极触点的更好的方法，允许它们在器件沟道中形成。
技术实现思路
本专利技术的目的是提供用于对准栅极触点的良好方法。以上目的通过根据本本文档来自技高网...

【技术保护点】
一种用于在半导体器件中形成一个或多个自对准栅极触点(560)的方法，包括：向衬底(100)提供包括栅极介电层(420)和栅极电极(550)的至少一个栅极堆叠(520)，以及涂覆所述至少一个栅极堆叠(520)的侧边缘的间隔体材料(320)，所述至少一个栅极堆叠(520)在所述衬底(100)中或所述衬底(100)上的有源区上方；使所述至少一个栅极堆叠(520)的栅极电极(550)相对于所述间隔体材料(320)选择性地凹陷，由此创建第一组凹陷腔；用介电材料栅极盖(340)填充所述第一组凹陷腔；相对于所述间隔体材料(320)选择性地蚀刻所述至少一个栅极堆叠(520)上方的至少一个通孔(920)，穿过所...

【技术特征摘要】
2016.03.15 EP 16160325.31.一种用于在半导体器件中形成一个或多个自对准栅极触点(560)的方法，包括：向衬底(100)提供包括栅极介电层(420)和栅极电极(550)的至少一个栅极堆叠(520)，以及涂覆所述至少一个栅极堆叠(520)的侧边缘的间隔体材料(320)，所述至少一个栅极堆叠(520)在所述衬底(100)中或所述衬底(100)上的有源区上方；使所述至少一个栅极堆叠(520)的栅极电极(550)相对于所述间隔体材料(320)选择性地凹陷，由此创建第一组凹陷腔；用介电材料栅极盖(340)填充所述第一组凹陷腔；相对于所述间隔体材料(320)选择性地蚀刻所述至少一个栅极堆叠(520)上方的至少一个通孔(920)，穿过所述介电材料栅极盖(340)，由此暴露所述栅极电极(550)；在所述至少一个通孔(920)中形成电连接所述栅极电极(550)的栅极触点(560)。2.根据权利要求1所述的方法，其特征在于，向衬底(100)提供至少一个栅极堆叠(520)以及涂覆所述至少一个栅极堆叠(520)的侧边缘的间隔体材料(320)包括：向衬底(100)提供至少一个虚设栅极堆叠(510)；用间隔体材料(320)涂覆所述至少一个虚设栅极堆叠(510)的侧边缘；移除所述至少一个虚设栅极堆叠(510)，从而形成至少一个栅极腔；以及用替代栅极堆叠(520)填充所述至少一个栅极腔。3.根据前述权利要求中任一项所述的方法，其特征在于，还包括通过另外的介电材料(330)来切割所述至少一个栅极堆叠(520)。4.根据前述权利要求中任一项所述的方法，其特征在于，还包括在所述至少一个被涂覆的栅极堆叠(520)旁边提供有源区电极(620)。5.根据权利要求4所述的方法，其特征在于，该方法包括提供多个相邻的栅极堆叠(520)，其中提供有源区电极(620)包括填充所述相邻的栅极堆叠(520)之间的间隙。6.根据权利要求4或5中任一项所述的方法，其特征在于，提供有源区电极(620)包括提供接触所述有源区域(600)的导电材料(630、640)。7.根据权利要求4或5中任一项所述的方法，其特征在于，其中提供有源区电极(620)包括：首先在接触区域处提供介电材料(610)，然后打开所述介电材料(610)，以及然后用导电材料(630、640)填充开口。8.根据权利要求6或7中任一项所述的方法，其特征在于，还包括：使所述有源区电极(620)相对于所述间隔体材料(320)选择性地凹陷，由此创建第二组凹陷腔；用介电材料有源区域盖(350)填充所述第二组凹陷腔；相对于所述间隔体材料(320)选择性地蚀刻所述有源区域上方的至少一个通孔(920)，穿过所述介电有源区域盖(350)，由此暴露所述有源区电极(620)；形成电连接所述有源区电极(620)的有源区触点(650)。9.根据权利要求7或8中任一项所述的方法，其特征在于，掩模在打开所述接触区域处的介电材料(610)之前被提供，并且接着在打开...

【专利技术属性】
技术研发人员：J·雷恰特，J·博迈尔斯，
申请(专利权)人：IMEC非营利协会，
类型：发明
国别省市：比利时,BE