一种限定雪崩击穿点的屏蔽栅VDMOS器件制造技术

本发明专利技术涉及功率半导体器件技术领域，具体涉及到一种屏蔽栅VDMOS器件。本发明专利技术提供一种限定雪崩击穿点的屏蔽栅VDMOS器件，在现有屏蔽栅VDMOS器件，通过采用不同的槽栅介质材料，在不同介质材料的交界处产生电场尖峰，使电场峰值出现在槽的中部。既避免了雪崩击穿发生在槽底，使器件的耐压降低，又避免了雪崩击穿发生在槽顶，使器件的UIS能力降低。本发明专利技术提出的一种限定雪崩击穿点的屏蔽栅VDMOS器件，在基本不影响屏蔽栅VDMOS器件其他性能的情况下，既提高了屏蔽栅VDMOS器件的耐压，又提高了屏蔽栅VDMOS器件在非箝位电感负载应用中的可靠性(即抗UIS失效能力)，使屏蔽栅VDMOS器件的UIS能力和耐压有一个较好的折中。

Shielded gate VDMOS device for limiting avalanche breakdown point

The invention relates to the technical field of power semiconductor devices, in particular to a shielded gate VDMOS device. The invention provides a limited shielding gate VDMOS device avalanche breakdown point, the existing shielding groove gate VDMOS devices, the gate dielectric materials by using different electric field, generated in the peak at the junction of different dielectric materials, the electric field peak in the central trough. The avalanche breakdown is avoided at the bottom of the trough, so that the breakdown resistance of the device is lowered, and the avalanche breakdown is prevented from occurring at the top of the slot, so that the UIS capability of the device is lowered. A limited shield gate VDMOS device avalanche breakdown point of the present invention, basically does not affect other shielding gate VDMOS device performance, not only improves the pressure shielding gate VDMOS device, but also improves the reliability of the load shielding gate VDMOS devices used in the non clamping inductance (anti UIS capability failure), the shield gate VDMOS device UIS capacity and pressure have a good compromise.

【技术实现步骤摘要】
一种限定雪崩击穿点的屏蔽栅VDMOS器件
本专利技术属于功率半导体
，涉及一种屏蔽栅VDMOS器件。
技术介绍
为了提高DMOS的性能，国内外提出了浮岛单极器件和屏蔽栅(Split-gate)等新型结构。浮岛单极器件通过在N-外延层中增加P型分压岛，从而漂移区的最大电场被分成两部分，在同样的外延层掺杂浓度下，击穿电压可以有所上升。而屏蔽栅VDMOS可利用其第一层多晶层(Shield)作为“体内场板”来降低漂移区的电场，所以屏蔽栅VDMOS通常具有更低的导通电阻和更高的击穿电压。非箝位感性负载下的开关过程(UnclampedInductiveSwitching，UIS)通常被认为是功率DMOS在系统应用中所能遭遇的最极端电应力情况。因为在回路导通时存储在电感中的能量必须在关断瞬间全部由功率器件释放，同时施加于功率器件的高电压和大电流极易造成器件失效。特别是在高频开关和汽车电子等特殊工作环境下，UIS过程中由于雪崩耐量低导致的器件失效已成为功率DMOS最主要的安全杀手，这种失效带来的损伤通常也是不可修复的。因此，雪崩耐量是衡量功率DMOS抗UIS能力的重要参数。提高屏蔽栅器件的抗UIS失效能力，目前普遍采用的方法是像普通功率DMOS一样，通过减小寄生BJT管的基区电阻来抑制其开启。同样，这样的解决办法依然无法完全杜绝寄生BJT管的开启，也就无法完全避免由于雪崩击穿所带来的器件失效问题；另外，也不能通过高能量的硼注入或深扩散减小功率DMOS的N+源区下的P-body区电阻的方式来无限降低寄生BJT基区电阻，因为这样会加大DMOS器件的阈值电压(沟道开启电压)。
技术实现思路
针对上述问题，本专利技术提供一种限定雪崩击穿点的屏蔽栅VDMOS器件，在现有屏蔽栅VDMOS器件，通过采用不同的槽栅介质材料，在不同介质材料的交界处产生电场尖峰，使电场峰值出现在槽的中部。既避免了雪崩击穿发生在槽底，使器件的耐压降低，又避免了雪崩击穿发生在槽顶，使器件的UIS能力降低。本专利技术提出的一种限定雪崩击穿点的屏蔽栅VDMOS器件，在基本不影响屏蔽栅VDMOS器件其他性能的情况下，既提高了屏蔽栅VDMOS器件的耐压，又提高了屏蔽栅VDMOS器件在非箝位电感负载应用中的可靠性(即抗UIS失效能力)，使屏蔽栅VDMOS器件的UIS能力和耐压有一个较好的折中。本专利技术技术方案如下：一种限定雪崩击穿点的屏蔽栅VDMOS器件，如图1所示，包括从下至上依次层叠设置的金属化漏极1、第一导电类型半导体掺杂衬底2、第一导电类型半导体掺杂漂移区3和金属化源极11；所述第一导电类型半导体掺杂漂移区3中具有槽栅和第二导电类型半导体体区8，所述第二导电类型半导体体区8位于槽栅两侧并与槽栅直接接触；所述第二导电类型半导体体区8的上部具有第二导电类型半导体掺杂接触区9和第一导电类型半导体掺杂源区10；所述第一导电类型半导体掺杂源区10的上表面与金属化源极11接触，第一导电类型半导体掺杂源区10的侧面与槽栅直接接触；所述第二导电类型半导体掺杂接触区9的上表面与金属化源极11接触；所述槽栅的上表面与金属化源极11接触，槽栅中具有控制栅电极4和屏蔽栅电极5，所述控制栅电极4位于屏蔽栅电极5的上方，所述控制栅电极4上表面的结深小于第一导电类型半导体掺杂源区10下表面的结深，控制栅电极4下表面的结深大于第二导电类型半导体体区8下表面的结深；其特征在于，所述槽栅中从上至下依次具有第三介质层61、第二介质层7和第三介质层61；所述控制栅电极4位于第三介质层61中，所述屏蔽栅电极5的上部位于第二介质层7中，下部位于第一介质层6中；所述屏蔽栅电极5的上表面和第三介质层61接触；所述屏蔽栅电极5的底部与第一介质层6接触；所述第二介质层7采用的材料的介电常数大于第一介质层6和第三介质层61采用的材料的介电常数。进一步的，所述第一介质层6和第三介质层61采用相同的介质材料。作为优选方式，所述第一介质层6可采用第四介质层12代替，所述第四介质层12采用低K介质材料。即所述第二介质层7采用的材料的介电常数大于第三介质层61采用的材料的介电常数，第三介质层61采用的材料的介电常数又大于第四介质层12采用的材料的介电常数。作为优选方式，所述第一介质层6可采用第四介质层12代替，所述第四介质层12采用低K介质材料；所述第三介质层6可采用第五介质层13代替，所述第五介质层13采用介电常数低于第二介质层7的高K介质材料。即所述第二介质层7采用的材料的介电常数大于第五介质层13采用的材料的介电常数，第五介质层13采用材料的介电常数又大于第四介质层12采用的材料的介电常数。本专利技术的有益效果为，在现有屏蔽栅VDMOS器件，通过采用不同的槽栅介质材料，在不同介质材料的交界处产生电场尖峰，使电场峰值出现在第二介质层7处。既避免了雪崩击穿发生在槽底，使器件的耐压降低，又避免了雪崩击穿发生在槽顶(第二导电类型半导体体区8处)，使器件的UIS能力降低。本专利技术提出的一种限定雪崩击穿点的屏蔽栅VDMOS器件，在基本不影响屏蔽栅VDMOS器件其他性能的情况下，既提高了屏蔽栅VDMOS器件的耐压，又提高了屏蔽栅VDMOS器件在非箝位电感负载应用中的可靠性(即抗UIS失效能力)。附图说明图1是实施例1提供的一种限定雪崩击穿点的屏蔽栅VDMOS器件的剖面结构示意图；图2是实施例1提供的一种限定雪崩击穿点的屏蔽栅VDMOS器件外加反向电压时，槽栅处的纵向电场分布示意图；图3是实施例2提供的一种限定雪崩击穿点的屏蔽栅VDMOS器件的剖面结构示意图；图4是实施例3提供的一种限定雪崩击穿点的屏蔽栅VDMOS器件的剖面结构示意图。具体实施方式以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。实施例1一种限定雪崩击穿点的屏蔽栅VDMOS器件，如图1所示，包括从下至上依次层叠设置的金属化漏极1、第一导电类型半导体掺杂衬底2、第一导电类型半导体掺杂漂移区3和金属化源极11；所述第一导电类型半导体掺杂漂移区3中具有槽栅、第二导电类型半导体体区8位于槽栅两侧并与槽栅直接接触；所述第二导电类型半导体体区8的上部具有第二导电类型半导体掺杂接触区9和第一导电类型半导体掺杂源区10；所述第一导电类型半导体掺杂源区10的上表面与金属化源极11接触；所述第二导电类型半导体掺杂接触区9的上表面与金属化源极11接触；所述槽栅的上表面与金属化源极11接触，槽栅中具有控制栅电极4和屏蔽栅电极5，所述控制栅电极4位于屏蔽栅电极5的上方，所述控制栅电极4上表面的结深小于第一导电类型半导体掺杂源区10下表面的结深，控制栅电极4下表面的结深大于第二导电类型半导体体区8下表面的结深；所述控制栅电极4位于第三介质层61中，所述屏蔽栅电极5的上部位于第二介质层7中，下部位于第一介质层6中；所述屏蔽栅电极5的上表面和第三介质层61接触；所述屏蔽栅电极5的底部与第一介质层6接触；所述第二介质层7采用的材料的介电常数大于第一介质层6和第三介质层61采用的材料的介电常数。上本文档来自技高网...

【技术保护点】
一种限定雪崩击穿点的屏蔽栅VDMOS器件，包括从下至上依次层叠设置的金属化漏极(1)、第一导电类型半导体掺杂衬底(2)、第一导电类型半导体掺杂漂移区(3)和金属化源极(11)；所述第一导电类型半导体掺杂漂移区(3)中具有槽栅和第二导电类型半导体体区(8)，所述第二导电类型半导体体区(8)位于槽栅两侧并与槽栅直接接触；所述第二导电类型半导体体区(8)的上部具有第二导电类型半导体掺杂接触区(9)和第一导电类型半导体掺杂源区10；所述第一导电类型半导体掺杂源区10的上表面与金属化源极(11)接触，第一导电类型半导体掺杂源区10的侧面与槽栅直接接触；所述第二导电类型半导体掺杂接触区(9)的上表面与金属化源极(11)接触；所述槽栅的上表面与金属化源极(11)接触，槽栅中具有控制栅电极(4)和屏蔽栅电极(5)，所述控制栅电极(4)位于屏蔽栅电极(5)的上方，所述控制栅电极(4)上表面的结深小于第一导电类型半导体掺杂源区10下表面的结深，控制栅电极(4)下表面的结深大于第二导电类型半导体体区(8)下表面的结深；其特征在于，所述槽栅中从上至下依次具有第三介质层(61)、第二介质层(7)和第三介质层(61)；所述控制栅电极(4)位于第三介质层(61)中，所述屏蔽栅电极(5)的上部位于第二介质层(7)中，下部位于第一介质层(6)中；所述屏蔽栅电极(5)的上表面和第三介质层(61)接触；所述屏蔽栅电极(5)的底部与第一介质层(6)接触；所述第二介质层(7)采用的材料的介电常数大于第一介质层(6)和第三介质层(61)采用的材料的介电常数。...

【技术特征摘要】
1.一种限定雪崩击穿点的屏蔽栅VDMOS器件，包括从下至上依次层叠设置的金属化漏极(1)、第一导电类型半导体掺杂衬底(2)、第一导电类型半导体掺杂漂移区(3)和金属化源极(11)；所述第一导电类型半导体掺杂漂移区(3)中具有槽栅和第二导电类型半导体体区(8)，所述第二导电类型半导体体区(8)位于槽栅两侧并与槽栅直接接触；所述第二导电类型半导体体区(8)的上部具有第二导电类型半导体掺杂接触区(9)和第一导电类型半导体掺杂源区10；所述第一导电类型半导体掺杂源区10的上表面与金属化源极(11)接触，第一导电类型半导体掺杂源区10的侧面与槽栅直接接触；所述第二导电类型半导体掺杂接触区(9)的上表面与金属化源极(11)接触；所述槽栅的上表面与金属化源极(11)接触，槽栅中具有控制栅电极(4)和屏蔽栅电极(5)，所述控制栅电极(4)位于屏蔽栅电极(5)的上方，所述控制栅电极(4)上表面的结深小于第一导电类型半导体掺杂源区10下表面的结深，控制栅电极(4)下表面的结深大于第二导电类型半导体体区(8)下表面的结深；其特征在于，所述槽栅中从上至下依次具有第三介质层(61)、第二介质层(7)和第三介质层(61)；所述控制栅电极(4)位于第三介质层(61)中，所述屏蔽栅电极(5)的上部位于第二介质层(7)中，下部位于第一介质层(6)...

【专利技术属性】
技术研发人员：任敏，罗蕾，林育赐，李佳驹，谢驰，李泽宏，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川,51